小数分频及相位补偿

提出二种小数分频器和二种相位补偿电路,介绍了电路实现和对环路性能的改善程度,线路简单,程控方便,集成度高。     

基于小数分频的锁相环设计

锁相环电路广泛应用于现阶段集成电路芯片中,由于需要较高的输出频率解析度,小数分频的锁相环得到了越来越多的关注。但是小数分频调制器会引入较大的噪声,因此如何降低系统噪声、提供高性能相位噪声的锁相环成为现阶段研究的重要课题。文章给出了基于小数分频技术的锁相环设计与噪声分析,分析了各个主要模块的设计要求与优化方法。芯片在SMIC流片制造,采用了0.13μm逻辑工艺,从样片的测试结果来看,Sigma-Delta模块的噪声得到了较好的抑制,满足了预先的设计要求。     

混合小数数字分频电路探讨

采用普通计数器对输入脉冲进行计数的方法,来实现分频比为混合小数(x+10~n·y)的分频是困难的.但在非电量检测与控制仪表的数字化中,又需用分频比为混合小数的分频器,以实现非电量的累计.为此,本文讨论了混合小数分频的基本原理,提出了实现混合小数分频的三种数字分频电路,即减“1”法混合小数分频电路;加“1”法混合小数分频电路;吞“1”法混合小数分频电路,并介绍了上述三种电路的工作原理.     

混合小数数字分频电路再探讨

在非电量检测与控制的数字化中,设计分频比为混合小数的分频器以实现非电量的累计是十分必要的.本刊1982年第2期发表了"混合小数数字分频电路探讨"一文,提出了三种电路.下面根据本人经验,介绍几种电路,供参考.二进制脉冲除乘电路它是由若干位二进制的分频器和脉冲乘法器组成,工作原理如下:根据分频比定义:     

小数_N分频锁相频率合成器技术

本文介绍加快锁相环转换时间一种方法－小数－Ｎ颁频锁相环频率合成器技术,并利用ＦＨＩＬＩＰＳ公司ＳＡ７０２５器件进一步说明小数－Ｎ分频工作原理。     

应用于时钟发生器的小数分频电路设计

随着集成电路技术的迅猛发展,小数分频频率综合器已经广泛应用于通信系统中;芯片内对于时钟信号的稳定性以及分辨率的要求也越来越高,提高时钟信号的稳定性和分辨率是目前时钟发生器研究的重点。本文提出了一种高分辨率,高稳定性的小数分频器。首先依据延迟锁相环（DLL）实现小数分频的优势,提出了具有16位时钟输出的DLL结构,其次对比有源移相器实现相位内插的传统方法,提出了一种新型相位内插电路结构,最后结合数字算法控制单元控制DLL以及相位内插器电路,最终实现了输出稳定具有1/28分辨率的时钟信号。本设计采用中芯国际（SMIC）130nmCMOS工艺,电源电压为1.2V,输入信号时钟频率为200～400MHz。在200MHz输入频率下,整数分频为3,小数位为0.9375时,可实现对输入信号的3.9375分频,仿真输出平均分频为3.93778,频率误差在有限仿真时间和有限仿真精度内基本与设置的分频比基本一致。     

小数分频技术在通信领域中的应用

介绍了锁相环中两种小数分频技术方案。这些技术可以用在多种频段空间内的合成器中，并可使相位噪声降低。     

小数分频技术及其在卫星通信中的应用

简要介绍了小数分频技术的发展、应用和分类,通过探讨基于Σ-Δ调制技术的小数分频锁相环电路的原理,分析了由该锁相环构成的频率合成器的输出相位噪声和输出杂散,在此基础上提出了一种应用于卫星通信的小数分频频率合成器拓扑电路,并重点对其输出杂散进行了分析。通过采用AD4252锁相环芯片,VCO输出加固定分频的拓扑形式,较好地解决了小数分频输出杂散较大的缺点,设计结果得到了测试验证。     

GNSS射频芯片中小数分频技术研究

针对GNSS射频前端PLL频率综合器中的低杂散小数分频问题,提出了分别基于累加器结构和MASH1-1-1Δ-∑结构的两种小数分频调制器实现方案。进而选取3.996 MHz为GNSS射频前端模拟中频频率,16.368 MHz为PLL频率综合器参考频率,在GPS L1和BD-2 B1频点上对30级累加器级联结构和MASH1-1-1Δ-∑结构的输出功率谱进行分析,并在此基础上对它们的小数杂散特性进行了对比研究。结果表明,MASH1-1-1Δ-∑结构具有噪声整形功能,可将小数杂散由低频段推至高频段,从而在低频段获得更优的杂散特性。由于高频段的杂散可被PLL环路滤波器滤除,故MASH1-1-1Δ-∑结构更适合用在基于PLL的频率综合器中。     

混合小数分频的基本原理和实用电路

混合小数分频用途广泛,它不但用于电测仪表中,而且还用于频率合成器中,以及其它控制电路中。本文先介绍它的基本原理,然后重点介绍一种自行设计的数字式混合小数分频电路。     

用大规模锁相环集成电路MC145146实现小数分频

介绍了一种利用大规模锁相环集成电路MC145146实现小数分频的原理,并用MC12013作前置分频器进行了实验,证明了其正确性。     

一种低杂散的小数分频锁相环

基于0.18μm CMOS工艺,设计了一种锁定频率范围在1.8～2.4 GHz的电荷泵锁相环.采用高性能的鉴频鉴相器、电荷泵以及三阶Σ-△调制器,减小了输出时钟的参考杂散.在Σ-△调制器中引入线性反馈移位寄存器(LFSR),生成伪随机序列,进一步降低了小数杂散.仿真结果表明,在0.3～1.5 V输出电压范围内,锁相环的...     

小数分频在吞脉冲频率合成器中的实现

结合ANYO公司的LC72130的具体电路,介绍了吞脉冲与小数分频的概念。并由此推导出了吞脉冲锁相频率合成器的输出频率凡、双模前置分频器的输出频率FP和参考频率FR之间的关系式。应用此关系式提出了一种新的小数分频理论及实现电路框图,使单环锁相频率合成器的平均分频比变为小数,从而可以解决频率合成器中高鉴相频率和高分辨率之间的矛盾。     

U波段小数分频锁相环型频率综合器

使用0.18μm1.8VCMOS工艺实现了U波段小数分频锁相环型频率综合器,除压控振荡器(VCO)的调谐电感和锁相环路的无源滤波器外,其他模块都集成在片内。锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASHΔ-Σ调制技术进行噪声整形降低了带内噪声。测试结果表明,频率综合器频率范围达到650～920MHz;波段内偏离中心频率100kHz处的相位噪声为-82dBc/Hz,1MHz处的相位噪声为-121dBc/Hz;最小频率分辨率为15Hz;在1.8V工作电压下,功耗为22mW。     

基于小数分频锁相的X波段频率合成器设计

介绍了一种基于小数分频锁相技术的X波段频率合成器的设计方法。该频率合成器采用了内部集成VCO的锁相芯片进行电路设计,可在8.45～9.55 GHz频率范围内实现任意步进点频输出,并可实现大带宽线性调频信号输出,具有低相位噪声、大带宽、高集成度、小体积、低功耗和低成本等优点。最后给出了频率合成器的测试结果,包括信号的频谱测试图、跳频时间测试曲线和相位噪声测试曲线等。     

宽带小步进频综的小数分频PLL解决方案

为了简化宽带小步进频率综舍器的设计方案和降低成本,提出了小数分频PLL的解决方案;分析了小数分频模式下杂散的来源;通过改变小数分频参考频率方法解决整数边界点杂散;给出了小数分频频率解析度的计算方法和环境温度变化时的数字锁定指示窗口的设置方法。实际应用表明该方案能够满足设计要求,具有低相位噪声、低成本、宽带宽的特点。     

小数分频锁相环杂散抑制技术研究和应用

本文设计了一种杂散抑制方案,能较好地解决宽频段、快速换频应用中频合杂散的问题。小数分频锁相环(小数环,小数PLL)是宽频段频率合成器的主流解决方案。小数分频锁相环应用的主要问题是小数杂散问题,通过环路滤波器改善杂散会增加环路锁定时间,并且效果有限。     

基于锁相环多相位时钟实现小数分频的方法

介绍了一种基于锁相环的多相位时钟实现小数分频方法,利用一个可配置计数步长的相位选择计数器进行循环计数,计数器的值用来控制相位选择器的选择信号。相位选择器的输入为锁相环输出时钟的多个相位版本,相位选择器的输出既作为相位选择计数器的计数时钟,又作为整数分频器的输入时钟。计数器不断地在循环累加,相位选择器的输出时钟相位随之发生变化。整数分频器的输入时钟被不断地插入了一个相位差,其输出实现了分辨率为0.125的小数分频。最后对电路进行了仿真验证。