基于工业以太网的远程数据采集和控制

针对工业现场控制器与数据采集和控制点距离较远的问题,设计并实现了一种基于工业以太网的远程数据采集和控制的方法。其物理层采用冗余高速工业以太网,因此具有高实时性、高吞吐率和易扩展等特点。冗余以太网可以通过组态工具设置成并行冗余协议(PRP)或高可用性无缝冗余协议(HSR),实现物理层冗余而应用层只接收一份数据,从而减轻应用层处理报文的负荷。远程IOLINK接收控制器下发的组态文件,并实时在线解析生成I/O模块在远程IOLINK中的内存镜像。远程IOLINK接收到控制器下发的查询命令或控制输出时,把内存镜像中的I/O模块数据反馈给控制器,并把控制指令暂存在本地内存中。远程IOLINK周期性的与本地I/O模块进行数据交换,实现了I/O模块的数据采集和控制指令的输出。     

冗余I/O模块切换方法的设计与实现

在工业过程控制领域,为了提高系统的可靠性与稳定性,一般都进行冗余设计。因此,设计了一种动态可配置的冗余I/O模块系统,包括控制器、I/O底座、I/O模块和通信总线。其中,冗余通信总线集成在I/O底座中,I/O模块可通过热插拔插入I/O底座。控制器对I/O模块进行配置,可设置成单模块运行或冗余模块运行,并把设置模式下发给I/O模块。I/O模块初始化为"初始化"运行方式。当接收到控制器下发的是冗余运行方式时,I/O模块进行状态决策,决策出主I/O模块和备I/O模块,并把决策结果反馈给控制器。备I/O模块周期性地监视主I/O模块状态,当发现主I/O模块丢失或故障等级高于本身时,则发送命令给对方,让其切换为备I/O模块,当前备I/O模块主动升级为主I/O模块。该方法通过高速通信的方式,实现了主备I/O模块的决策。     

基于FPGA的HS400模式eMMC控制器设计与实现

介绍了eMMC及其在HS400高速数据传输模式下的工作原理,提出了一种eMMC控制器的设计方案。实现了200 MHz工作频率下,使用DDR传输模式进行数据传输的eMMC控制器,并通过CRC校验模块实现对传输数据的CRC校验,增强了系统的可靠性。实验平台采用母板/子板总体架构,在Xilinx Zynq 7000 FPGA开发板Zedboard上实现eMMC控制器,通过FMC接口与eMMC芯片子板进行通信传输。仿真及板级测试表明, HS400模式下数据读写 的传输速率最高可达400 MB/s,能够在实际的eMMC开发中有效提高eMMC设备的访问性能。     

基于EVSS的RS485通信节点设计

针对DCS现场控制器与I/O模块之间通信速度低、通信节点功能单一的缺点,采用4B/5B对RS485链路进行编码,设计了边沿触发的变步长(EVSS)位同步方法对信号进行采样,解决通信双方的时钟不同步和干扰所产生的误码.利用FPGA器件,设计了高速RS485通信节点及其数据管理缓冲区,实现了通信模块的冗余功能.实验表明,该方法能够达到在200 m长度下10 Mbit/s的稳定传输速率,成功解决了高速异步传输过程由于干扰问题所产生误码的问题;在主通信链路故障情况下实现了从链路的冗余.     

基于FPGA与ARM单片机的CAN总线分析仪设计

针对CAN总线网络通信质量分析、测试和验证的需要,论证了一种基于ARM单片机与FPGA完成的CAN总线分析仪设计;该分析仪采用集成的CAN控制器与专用总线电平采样双通道信息采集硬件结构;采用单片机及基于FPGA的专用电路完成对CAN网络的实时通信数据的收集与监控;采用PC机完成数据分析与参考信息显示;文章详细讨论了分析仪硬件的具体设计;分析了CAN总线通信波特率的自动检测、总线故障的检测与定位方法;最后结合软件设计给出了所设计的CAN总线分析仪的实测试验结果,可实现总线报文的正常监测、总线状态分析与错误检测功能。     

IBA体系结构的研究

1 引言塔式服务器中存在三个层次的总线:即系统内存总线,主机I/O总线和主机I/O控制器,系统内存总线提供内存和各CPU之间的通讯,并通过桥连向主机I/O总线;主机I/O总线通过主机I/O控制器(HBA)连向外部设备;HBA是位于扩展卡上或集成于主板的一个集成芯片,如:SCSI、FC以及以     

分布式系统内串行通信对时的设计与实现

在电力系统领域,获取精确的事件时标以及系统内不同模块间时钟同步,均需要进行精准对时。设计了一种分布式系统内利用串行通信进行对时的架构,包括主控模块、串行通信总线和辅控模块。介绍了在分布式架构下实现对时的方法,主控模块接收外部北斗/GPS等对时源,通过串行通信总线分时复用,下发对时报文给辅控模块。对时报文包含主控模块发送报文起始时刻对应的精确时间戳。辅控模块通过捕获单元确定接收报文起始时刻。结合报文发送传输延时和辅控模块本地晶振偏差,确定辅控与主控模块时钟源的时间差,从而确定辅控模块本地时间,以完成系统内对时。系统使用一条高速串行通信总线,完成报文对时和高速数据通信,减少了布线复杂度和成本,具有较高的实用价值。     

一种SEU硬核检测电路的设计与实现

现有的现场可编程门阵列(FPGA)芯片在进行单粒子翻转(SEU)检错时,只能针对FPGA配置单元进行周期性重复擦写而不能连续检错纠错。为此,设计一种能连续检测SEU错误并实时输出检错信息的硬核检测电路。该设计改进传统FPGA芯片的数据帧存储结构,能对芯片进行连续回读循环冗余校验(CRC)。在FDP3P7芯片上的流片实现结果表明,该电路能在50 MHz工作频率下连续对芯片进行回读CRC校验,并正确输出SEU帧检错信息。     

基于FPGA的通用高速串行互连协议设计

为提高高速通信系统的数据传输带宽,设计了一种基于FPGA、采用8b/10b编/解码、可应用于芯片与芯片或背板与背板之间通信的通用高速申行互连传输协议。介绍了点对点传输、全双工通信的协议体系结构,论述了协议物理层中数据传输时的串/并数据转换方法和帧同步机制,给出了协议链路层中循环冗余校验码算法、扰码/解扰模块、数据封装格式以及链路层控制器的设计。实验结果表明,系统设计的16bit位宽数据经8b/10b编码后,串行速率达到了1.25Gbps。     

基于FPGA的PCI接口DMA传输的设计与实现

PCI总线是高速同步总线,支持单字段传输和突发传输,突发传输中,写一次地址,传输多个数据段.DMA技术是一种由DMA控制器控制的存储器与外部设备或存储器之间大数据量传输的方法,具有传输速度高,CPU额外开销小的优点.介绍了一种使用FPGA在32位PCI接口内实现DMA块模式传输的设计方法,硬件部分基于Xilinx Virtex-Ⅱ ProTM芯片,通过一个OPB-PCI总线桥实现了PowerPC与主机同的PCI接口通信,不仅实现了PCI的突发式传输,发挥了PCI总线的高性能,而且将CPU从繁杂的I/O事务中解放出来,解决了原有通信系统中采用中断方式传输的瓶颈,使得PCI接口卡与主机间传输效率得到明显改善.     

基于FPGA的工业智能网关设计

现场总线技术以其高度的开放性、高传输精度和可互操作性,在工业自动化领域得到了广泛应用。然而由于这种两线制通信方式所有仪表共享总线,一旦总线出现问题可能造成整个通信网络的崩溃,同时导致其传输速率低。针对现行的两线制通信的缺陷,将下层多个仪表的数据通过一个智能网关进行汇聚,网关和仪表之间采用点对点的通信方式。智能网关是一个用于现场总线系统中网络通信的中转服务设备,能够实现数据汇聚、数据分流和控制流、服务流数据传输。智能网关主要用来分担控制器的通信功能,让控制器能够更加专注于计算和控制功能,加快网络数据吞吐和通信效率;实现对多路智能仪表数据采集功能;为整个控制网络增加服务信息通信功能。智能网关由基于Xilinx ZYNQ嵌入式平台搭建而成。它集成了高性能ARM Cortex A9和可编程FPGA,能够提供软、硬件和I/O可编程功能。     

SERCOSⅢ的实时性

SERCOSⅢ是SERCOS接口的最新版本,使用了工业以太网作为传输机制,并使用了铜和光纤做物理介质。SERCOSⅠ和Ⅱ版本只使用了光纤。SERCOS是SErial Realtime Communications system的同义词,是一种连接运动控制、驱动器、I/O模块和传感器的数字运动控制总线。它是一个开放的控制器智能数字设备接口,其设计目标是用于实时环境下的标准化闭环数据的高速串行通信。     

CAN总线中循环冗余校验码的原理及其电路实现

在CAN网络中传输报文时,噪声干扰或传输中断等因素往往使接收端收到的报文出现错码。为了及时可靠地把报文传输给对方并有效地检测错误,需要采用差错控制。详细介绍了CAN总线中循环冗余校验码的差错控制原理及其实现方法。     

基于端系统应用的分组I/O加速技术

在网络系统中,优化端系统的数据路径能够使数据在网络接口和应用程序之间快速移动。因此,研究基于端系统应用的分组I/O加速技术,对分组I/O的发送和接收路径分别优化,有助于提高数据移动效率,减少CPU停滞,实现内存并行处理。本文提出分组I/O接收端流亲和技术,分组I/O发送端链式发送技术。基于通用多核处理器和FPGA搭建端系统实验环境,并对分组I/O加速后的端系统进行性能测试,实验结果表明,采用分组I/O加速技术的端系统,能够使报文收发性能提升2.14倍。     

基于FT245BM和FPGA的数据采集设计

基于FT245BM和FPGA设计了一个高速数据采集系统。主控制器采用MCU和FPGA,MCU通过串口接收PC机打包发送的命令,通过主控模块控制AD采集信号,在FPGA中形成数据流,并通过USB总线传输给PC机。此设计简化了USB通信,提高了软件编写效率,减少了电子元器件的使用。经过PC机软件测试,PC机采集到的数据和原输入数据变化趋势基本一致,符合设计要求。     

基于Linux的FPGA+ARM高速数据采集系统设计

对于高速A/D的采集,采用I/O读取方式, ARM9最大能够采集500KSPS的A/D,因此ARM不能实现对更高速度数据读取;为达到更高速,提出了FPGA+ARM的双核架构的高速数据采集的方法,FPGA能够采集2MSPS的A/D,并采用ARM的DMA完成与FPGA的FIFO通信,以及使用Linux的内存映射技术来提高应用层与内核层数据传输效率,完成数据采集。该系统设计了FPGA+ARM接口电路,开发了Linux下的DMA驱动程序。经试验测试,系统具有高速采集的性能。     

基于以太网MAC的数据传输系统设计

利用FPGA(含MAC硬核)和外接PHY芯片提供了一种数据高速传输的实现方案。整个系统由发送模块、接收模块、用户控制模块以及MAC控制器IP核所组成,其中发送模块采用状态机控制数据发送,实现了数据的封装与传输。     

基于微型机器人的图像采集和传输系统

介绍了一种应用于微型机器人的视觉采集和传输系统,详细介绍系统硬件模块,以及各模块之间的接口设计,驱动原理,程序算法.该系统采用CMOS图像传感芯片进行图像采集,在ARM芯片外部总线上扩展USB模块,上位机方面通过编程完成接收USB接口数据和显示动态图像的功能.该系统具有体积小,功耗低,传输速率较高,可应用到微型机器人视觉系统以及微装配系统中,通过实验验证上位机能实时显示所接收的图像,实现了预期的图像传输功能.     

全钒液流电池充放电测试系统设计

针对以太网技术在高速图像传输中常见的带宽利用率低,传输协议受限的问题,设计了一种基于可编程逻辑器件FPGA实现千兆以太网传输系统的方案,分析了基于IEEE802.3标准的以太网帧格式和循环冗余校验(CRC),实现了MAC数据包的封装和PHY芯片88E1111的配置,完成了千兆网络系统的设计和高速数据的传输。结果表明,该方案具有成本低,传输速率快且传输协议不受限制的优势,并最终成功应用于某水下高速图像传输系统中。     

基于FPGA的微传感器信号采集系统

为实现对微传感器输出的模拟信号进行实时采集和显示,提出了一种基于现场可编程门阵列(FPGA)的微传感器信号采集系统。系统由FPGA,24位高精度模/数转换芯片ADS1256和上位机构成。系统采用FPGA作为核心控制器,利用Verilog语言,对FPGA的普通I/O口进行编程,模拟串行外设接口(SPI)总线规范的信号时序,完成ADS1256的读写操作控制。通过RS—232串口通信将采集到的数据送入由Visual C++开发平台编写的上位机中,最终实现微传感器输出模拟信号的实时采集、显示和数据保存等功能。通过采集标准直流电压信号进行测试,测得采样误差小于0. 03%。