VMOS——一种新的MOS集成电路工艺

1.引言近年来,MOS数字集成电路向着高速复杂电路的方向发展。为了使电路的产量高成本低,要求增加器件的封装密度并尽可能保持不严格的尺寸对准容差。改进封装密度和工作速度要求缩短器件的沟道。可是,在标准MOS器件中,缩短沟道往往带来比器件本身电容要大的寄生电容,而且用普通工艺制作的短沟道MOS晶体管的击穿电压比较低。现在采用了各种工艺来减小寄生电容,诸如硅栅工艺、平面氧化工艺、离子注入工艺等。这些工艺是自对准的,减少了栅与源及漏的覆盖电容。     

工作在900MHz下的大功率高增益VDMOSFET

已经研制出一种新的垂直双扩散MOSFET(VD-MOSFET),能在900MHz下输出 100瓦功率。这种器件能提供 8分贝的增益与45％的漏极效率。双扩散自对准栅允许器件控制亚微米沟通的形成,而这对于高跨导,商增益,以及最小的栅-源电容(C_(gs))是必不可少的。MoSi_2既用作栅电极,也作为埋在栅区内CVD氧化层下面的屏蔽板。低电阻率栅减小驱动栅的额外功耗,而屏蔽板则使栅漏电容(C_(gd))降低一半。用12个组合单元的姑VD-MOSFET实现了最大的输出功率。它们被安放在与内部输入匹配电路封装在一起的两块BeO片上。在推挽放大器中测量了功率。     

MOS源、漏自举电路的研究

本文从MOS管电容模型出发详细分析了MOS源漏自举电路的自举物理过程,认为其中负载管栅电容主要起耦合作用.所得自举率公式、输出达到V_(DD)的判据及充电时间公式与实验电路测试结果及计算机模拟相吻合.源举电路中自举电容取2倍左右负载管栅电容为佳,而漏举电路则无需专门设置自举电容.     

硅栅工艺

硅栅工艺为完成场效应晶体管的大规模集成矩阵提供了方便的途径。它的优点(主要由于低阈值电压和掩埋在绝缘体内的自对准栅结构)是容易与双极型电路耦合並能提高二者的性能和功能元件密度,使MOS集成电路更好用、更价廉。本文评述最近采用这一工艺的进展情况,並用一存储器电路为例来说明构成复杂数字功能电路的应用。     

LaON钝化层改善HfTiO高k栅介质Ge MOS电容电特性（英文）

采用溅射法淀积一层LaON薄膜作为钝化层,制备了HfTiO栅介质Ge MOS电容,并对它们的电特性进行了仔细研究。HfTiO/LaON堆栈栅介质Ge MOS电容呈现出许多比HfTiO Ge MOS电容更好的电特性,如更低的界面态密度(4.5×10~(11)eV~(-1)/cm~2)、更小的栅极漏电流(1.08×10~(-5)A/cm~2 at V_(fb)+1 V)和更大的k值(24.8)。获得这些结果的机理在于LaON钝化层能有效阻止O、Ti、Hf和Ge的相互扩散,从而抑制HfGeTiO界面层的生长。HfTiO/LaON是高质量Ge MOS器件有前途的高k栅介质。     

高温恒定电场栅氧化层TDDB寿命测试方法研究

介绍了薄栅氧化层TDDB可靠性评价的高温恒定电场试验方法,并完成了E模型的参数提取,同时以MOS电容栅电流Ig为失效判据。对某工艺的MOS电容栅氧化层TDDB寿命进行了评价。该试验方法解决了在高温条件下对工作器件进行可靠性评价的问题,方法简便可靠,适用于亚微米和深亚微米工艺线的可靠性评价。     

超薄氧化层的QBD成品率的研究

一、概述QBD成品率的研究对超薄氧化层的质量评价至关重要，它是MOS电路可靠性的保证。本文的研究对象为Z0nm超薄氧化层的QBD。其中20um氧化层用于1微米工艺中的栅氧，10um氧化层用干E2PROM电路中的隧道氧化。当氧化层较厚时（40nm以上），一般用BVOX、Ilcak等参数来表征氧化层     

新型浮栅MOS单管动态比较器设计

提出一种新型浮栅MOS单管动态比较器的电路结构。以浮栅MOS单管为核心,根据浮栅电荷的保持特性,在时钟控制下,两个电压分时地输入浮栅MOS管从而引起浮栅电位变化,相对变化后的浮栅电位决定着比较管的再通断,使预充电的输出电容与源极电容重新分配电荷,通过输出电容上电压是否发生变化来反映比较结果。单管比较避免差分对管由于工艺偏差所引起的输入失调问题,而且以浮栅偏置抵消MOS管的阈值。采用charted0.35μmCMOS工艺设计电路,面积约为0.003mm2,经前、后仿真和流片测试,结果表明,电路功能正确。并且在3.3V电源电压下、比较时间为0.4μs时,平均功耗为2.8mW。     

砷化镓自对准栅场效应晶体管

本文介绍了砷化镓微波肖特基势垒场效应晶体管源漏接触之间自动对准栅接触的方法。这个方法包括了源漏接触边缘下面砷化镓外延层的腐蚀以及用伸出部分作为栅接触金属的蒸发掩模。用这种方法制造的器件,栅长为4微米。微波测量的结果:在2千兆赫下最大可用增益为16分贝,按6分贝/倍频程下降,截止频率为11千兆赫。     

MOS VLSI难熔栅述评

随着芯片尺寸和集成电路密度的不断增加,多晶硅互连线的电阻限制了总的电路性能。本文将对用于增强或代替多晶硅的难熔栅的现状进行评论。所讨论的栅结构有单层难熔金属栅及金属硅化物栅和含有硅化物的多晶硅-金属复合结构栅。探讨的一般问题包括:和现行MOS工艺的相容性,长期可靠性和按比例缩小到亚微米工艺的能力。涉及的具体问题有:难熔金属栅的钝化,和应力有关的难熔栅的粘附性,多晶硅化物的图形形成和自对准硅化物结构的选择形成。对用或未用难熔栅的具有当代工艺水平的256K动态RAM电路也作了评论。最后研究了难熔栅工艺的发展前途。     

一种适用于开关电容电路的MOS开关栅增压电路

提出了一种新的MOS器件栅增压电路,它在减小MOS开关导通电阻的同时,减少了衬偏效应以及MOS开关输出信号的失真. 该电路采用了0.13μm 1.2V/2.5V CMOS工艺,HSPICE的仿真结果表明该栅增压电路适用于高速低电压开关电容电路.     

一种适用于开关电容电路的MOS开关栅增压电路

提出了一种新的MOS器件栅增压电路,它在减小MOS开关导通电阻的同时,减少了衬偏效应以及MOS开关输出信号的失真.该电路采用了O.13μm 1.2V/2.5V CMOS工艺,HSPICE的仿真结果表明该栅增压电路适用于高速低电压开关电容电路.     

制造短沟MOSFET的新方法

研究了用自对准制作短沟MOS FET的新技术。进行离子腐蚀时,若将平行离子束从倾斜方向进行照射,抗蚀剂下的阴影部分不会被腐蚀。利用这种效果再与剥离法并用,仅用一次掩模就可制作源、漏、栅,不必要对位。用此技术试制了沟道长度为1～2.6μm的多晶硅棚MOS FET。     

TiSi_2/N~+-poly Si/SiO_2/Si MOS结构的电学特性

<正> 一、 引言 随着半导体器件向微小型化发展,电路的速度与栅极和互连材料密切相关。目前应用较广的多晶硅栅技术具有自对准形成源漏区、低阈值电压、高温热稳定性好等优点。但多晶硅的电阻率较高,严重影响了电路速度的提高。在多晶硅上生长一层具有高电导率的TiSi_2薄膜取代多晶硅作为栅电极,可以有效地克服多晶硅电阻率高的缺点,提高电路速度。 本实验采用NH_3等离子体增强热退火,使Ti/poly Si固相反应形成TiSi_2,同时表面形成一层很薄的TiN。TiN被证明是一层良好的扩散阻挡层。通过对TiN/TiSi_2复合薄膜的薄层电阻测试和MOS高频C—V测试,证明这种方法是可行的。     

日电研制X波段自对准栅增强型InP MISFET

<正> 日本电气公司研制成功一种可工作在X波段的自对准栅增强型InP MISFET,并在七月份召开的电子通信学会电子器件研究会上发表了其详细结果。器件的制作过程如下。在掺铁的半绝缘InP衬底上生成n~+外延层之后,再生长作掩模用的SiO_2层(用作腐蚀沟道掩模,并自对准地形成金属栅,接着腐蚀除去n~+层。其次,形成Ni/Au-Ge源和漏欧姆电极以及CVDSiO_2栅绝缘膜,在上面蒸发栅电极金属铝,并腐蚀除去栅以外部分的铝,最后开源和漏的接触窗口,作Au/Pt/Ti键合点。器件的沟长约为0.8μm,     

一种采用三次扩散晶体管的55ns64K动态RAM

为了获得高性能动态MOSRAM,有三种关键的器件工艺参数。高性能晶体管、低电阻互连线和较小的寄生电容可以实现高速度和低功耗工作。 我们推荐了一种可以满足以上要求的三次扩散MOS晶体管,成功地制作了一种新型的64K动态MOSRAM,它具有栅长为2.0微米的三次扩散MOS管结构。在功耗为150毫瓦时,发现这种RAM的典型存取时间为55毫微秒。 由于采用三次扩散MOS晶体管,减少了短沟道效应,降低了栅-漏/源的复盖电容和寄生电阻,使RAM有可能具有如此优异的电气性能。     

三次掩蔽自对准金属-氧化物-半导体工艺

引言近来,出现了一种制造自对准金属—氧化物—半导体(MOS)集成电路的新工艺,该工艺只需要三次掩蔽,应用离子注入工艺来获得自对准栅结构。采用氮化硅膜来消除接触掩蔽以及降低场氧化物顶部至接触区和栅区的高度。这种工艺能制造N沟或P沟MOS集成电路。在N沟MOS集成电路中,应用低阻率P型衬底材料或用离子注入提高场表面浓度能避免场反型的问题。为简单起见,本文叙述制造工艺步骤和P沟MOS集成电路的器件特性。     

第三代TrenchMOS技术开发成功

位于美国加州Sunnyvale的Philips半导体公司是皇家Philips电子公司的一个分部,它所推出的第三代TrenchMOS（深槽MOS）工艺技术,可以将以MOSFET为基础的电路单元的尺寸进一步缩小。这项工艺技术是针对奔腾4甚至更新一代微处理器的技术要求而开发的。采用此项工艺技术以后,器件的单元密度可以达到50M单元/平方英寸。 此项工艺可以制成200V以下的MOS器件,可以广泛应用于dc/dc变换器,电压调节器,和syncFET等器件之中。现在推出的产品是属于这类器件中25到30V这一档的器件。 第三代工艺技术的特点包括:低阻的特殊导电层,方块电阻可达22mΩ/mm2-比现在一代工艺制成的电阻低40％。亚微米的槽宽降低了栅漏电容,减少了栅极电     

新型的低高压MOS接口电路

本文介绍一种由八个高压MOS器件组成的低高压MOS接口电路.它采用与目前国际上先进的NMOS大规模集成电路工艺技术完全兼容的N阱硅栅等平面CMOS工艺,而不需要附加任何工艺步骤.本文描述了高压MOS器件的物理模型,介绍了器件结构和工艺设计,并给出了高压MOS器件的漏击穿电压时沟道长度、漂移区长度、离子注入剂量和延伸源场极的关系的实验结果.这种高压MOS器件的漏击穿电压最大可达400V(在零栅偏压时),最大饱和漏电流可达35mA(在栅压为10V时),而导通电阻低到600(?)(在栅压为10V时).     

短沟道MOSFET本征电容模型的研究

<正> 一、引言 随着MOS集成电路向短沟道、高速化发展,MOS晶体管电容对电路性能的影响更为突出。对电路性能影响较大的栅—漏,栅—源本征电容C_(GD),C_(GS)与长沟器件的主要不同是:(1)饱和区C_(GD)≠0,随着沟道缩短,C_(GD)占总本征栅电容的比例增大。(2)C_(GD)由饱和区到线性区呈平缓过渡状。(3)饱和区C_(GS)减小,并由次开启到饱和区的上升趋势变缓。分析表明,栅电容的短沟效应与沟长调制和速度饱和迁移率有关。