基于Montgomery算法的智能卡RSA密码协处理器

对Montgomery算法进行了改进，提供了一种适合智能卡应用、以RISC微处理器形式实现的RSA密码协处理器。该器件的核心部分采用了两个32位乘法器的并行流水结构，其功能部件是并发操作的，指令执行亦采用了流水线的形式。在10MHz的时钟频率下，加密1024位明文平均仅需3ms，解密平均需177ms。     

高安全高性能RSA协处理器的设计与实现

为保证智能电网中的数据安全,防止电力通信过程中的数据被篡改,安全芯片的应用必不可少,而RSA算法是安全芯片中应用最广泛的公钥算法之一。RSA算法复杂度高,硬件实现功耗较大,在设计的过程中常常无法完全兼顾性能、功耗、安全性等各个方面。文章设计了一种高性能、能抵抗常见侧信道攻击及EMA电磁攻击的高安全RSA协处理器。提出的随机存储模幂算法真伪运算结果的防护策略,增强了协处理器抵抗侧信道攻击、差分功耗攻击以及EMA电磁攻击的能力。通过两个层级的算法优化来提升协处理器性能,并通过结合CIOS平方算法和Karatsuba算法的改进的Montgomery模乘算法,使得1 024位带防护的RSA算法在UMC 55 nm工艺下的面积为4.8万门@30 MHz,功耗为4.62 mW@30 MHz, FPGA开发板上进行API测试的性能为709.3 kbit/s。     

智能卡RSA密钥生成的VLSI实现

目前，智能卡中的RSA密钥生成通常由软件实现，速度较慢。文章给出了一种RSA密钥生成的VLSI实现方案，在RSA协处理器基础上增加若干运算单元，来完成RSA密钥生成和加解密操作。采用这种方式，密钥生成速度快，而且面积增加不多，适合于智能卡应用。     

抗功耗攻击的RSA协处理器

RSA是当今被公认为最成熟且应用最广泛的非对称加密算法。最近几年来,大量的文献表明传统的RSA加密算法缺乏包含,很容易遭受侧信道攻击的威胁,特别是功耗分析攻击。本文提出一种抗功耗攻击的RSA协处理器,选择指数随机化掩盖和添加伪操作的方法,能够有效地抵抗简单功耗分析和差分功耗分析攻击;通过结合CSA加法器和两层Karatsuba乘法器实现的基256免减Montgomery模乘器,能够在不消耗过多面积的基础上提高RSA的运算速度。结果表明,本处理器能够在ASIC和FPGA上实现RSA加解密功能。同时,在SMIC 130nm工艺和100MHz时钟频率下进行DC综合,综合报告表明：1024位抗功耗攻击的RSA协处理器吞吐率达到110Kbps,面积约为310k门。     

高性能RSA协处理器的ASIC实现

RSA公钥算法正日益得到广泛应用，但由于其安全性是以大数运算为基础，故处理速度一直是限制它应用的瓶颈。本文以Montgomery算法为出发点，构建一个含有十六级流水线的高性能RSA协处理器，使得运算速度得到大幅度提高，并且该协处理器架构可在性能与资源之间进行折中，以提高性价比。FPGA实验结果表明30M时钟频率下，对1024比特模幂运算，该协处理器每秒可运算9次(不使用CRT算法)。     

RSA密码算法的可重构设计与实现

本文对RSA密码算法的实现和可重构性进行了分析,在对模幂模块和模乘模块进行了可重构设计的基础上,提出一种可重构RSA硬件架构,使其能够适配256bit、512bit、1024bit、2048bit四种不同密钥长度的应用。RSA可重构设计在FPGA上进行了实现与测试,结果表明,工作在200MHz时钟时,2048bit密钥长度RSA在最坏情况下数据吞吐量可达46kb／s,能够满足高性能的信息安全系统对RSA算法的加密速度要求。     

基于改进Montgomery模乘算法的智能卡协处理器设计

传统智能卡所进行的数据加解密运算一般是由软件实现，但随着信息安全要求的进一步提高，在芯片中集成协处理器成为一种趋势。本文就这一问题进行了探讨，并给出了一种解决方案。     

用FPGA实现RSA密码系统

文章提出用可重新配置器件FPGA实现RSA密码系统,给出了算法和相应的硬件电路,并利用Altrea公司的QuartusⅡ软件和APEXⅡ系列的芯片对该电路进行了仿真,结果证明本设计正确。与传统的ASIC解决方案相比,采用FPGA设计缩短了设计周期,降低了成本,尤其在通信系统巾,更具实用价值。     

RSA公钥密码系统算法的研究

在当今社会中，计算机网络通信已广泛应用到社会的各个领域，利用计算机网络进行商务活动时，其信息安全和信息的真实性极其重要。本文对计算机密码体制中非对称密码体制－RSA公开密钥密码体制进行了理论研究和阐述，并分析了其安全性。     

高性能可扩展公钥密码协处理器研究与设计

 本文提出了一种高效的点乘调度策略和改进的双域高基Montgomery模乘算法,在此基础上设计了一种新型高性能可扩展公钥密码协处理器体系结构,并采用0.18μm 1P6M标准CMOS工艺实现了该协处理器,以支持RSA和ECC等公钥密码算法的计算加速.该协处理器通过扩展片上高速存储器和使用以基数为处理字长的方法,具有良好的可扩展性和较强的灵活性,支持2048位以内任意大数模幂运算以及576位以内双域任意椭圆曲线标量乘法运算.芯片测试结果表明其具有很好的加速性能,完成一次1024位模幂运算仅需197μs、GF(p)域192位标量乘法运算仅需225μs、GF(2^m)域163位标量乘法运算仅需200.7μs.     

关于Montgomery模乘迭代的可控性分析

在公钥密码实现中,Montgomery模乘扮演着非常重要的角色。本文研究Montgomery模乘(MMM)的迭代控制结构,给出了进行MMM迭代的输入边界控制条件,以及改进的MMM算法。这种扩展的迭代控制条件适合用于复杂求幂的迭代过程,在其边界控制下可直接进行一些加法、减法及乘法等基本运算,而无须模约化处理。给出的模乘迭代算法具有高度的灵活性,可利用来实现安全高效的RSA、ECC等公钥密码体制。     

New and Improved Architectures for Montgomery Modular Multiplication

In this paper an improved Montgomery multiplier, based on modified four-to-two carry-save adders (CSAs) to reduce critical path delay, is presented. Instead of implementing four-to-two CSA using two levels of carry-save logic, authors propose a modified four-to-two CSA using only one level of carry-save logic taking advantage of pre-computed input values. Also, a new bit-sliced, unified and scalable Montgomery multiplier architecture, applicable for both RSA and ECC (Elliptic Curve Cryptography), is proposed. In the existing word-based scalable multiplier architectures, some processing elements (PEs) do not perform useful computation during the last pipeline cycle when the precision is not equal to an exact multiple of the word size, like in ECC. This intrinsic limitation requires a few extra clock cycles to operate on operand lengths which are not powers of 2. The proposed architecture eliminates the need for extra clock cycles by reconfiguring the design at bit-level and hence can operate on any operand length, limited only by memory and control constraints. It requires 2∼15% fewer clock cycles than the existing architectures for key lengths of interest in RSA and 11∼18% for binary fields and 10∼14% for prime fields in case of ECC. An FPGA implementation of the proposed architecture shows that it can perform 1,024-bit modular exponentiation in about 15 ms which is better than that by the existing multiplier architectures.

一种基于RSA算法的加密芯片设计

给出了一种1024位RSA算法加密芯片的完整设计方案.本方案采用了Barret模缩减算法和反复平方法,根据大数运算的特点和降低资源消耗的需要改进了电路结构,并采用全定制IC的设计流程进行实现.结果表明,该方案结构简单,资源利用率高,且能达到较高的性能.     

磁卡与IC卡

本文介绍了磁卡和ＩＣ卡及其在通信中的应用，并比较了它们的安全性。     

基于网络身份证的行业支付应用

通过将基于web技术的网络身份证（WebSubscriberIdentityModule,简写：WebSIM）引入到行业支付领域,行业支付的用户卡转变为用户网络身份证上的一个消费者应用;行业支付中的终端交易软件转变为商户网络身份证上的一个商户收单应用。两个应用相互认证,交换数据完成行业刷卡支付过程。新的模式将大大简化行业支付系统的部署过程,节省行业支付系统的部署开支,降低了商户部署和应用行业支付系统的门槛。     

基于SIMOX的低功耗智能卡芯片技术

利用SIMOX材料制作智能卡是一种新的技术。简要介绍了一种智能卡的发展及应用，并描述了利用SOI（SIMOX）技术制作的一种新型智能卡芯片，概述了其优点，分析了现存的问题，并对这种芯片的发展前景作了分析。     

一种40次倍频器的设计

设计了一种以阶跃恢复二极管作为核心元件的高次倍频电路.对倍频电路原理进行了分析,并对成品电路进行了测试.测试结果表明,相位噪声比理论值恶化了2dBc.使用1级阶跃倍频电路实现40次倍频,电路结构简单可靠.电路具有低附加相位噪声、低杂散、体积小等优点,可广泛应用于通信、雷达、频率合成和测量等领域.