一种适用于多种公钥密码算法的模运算处理器

文章设计了一种能够实现多种公钥密码算法（如RSA、ECC、DSA等）的协处理器。通过分析几种常用的公钥密码算法，归纳了一组最常用的基本模运算指令。基于基本指令，设计优化了处理器硬件结构。用微代码循环调用执行这些基本指令，实现其他各种模运算指令。基于这些模运算指令，处理器可实现多种公钥密码算法的运算。该处理器支持从106位到2048位多种长度的模运算。采用流水线结构设计，处理速度较快。处理器占用芯片面积小，核心电路等效门数约为26000门，适用于智能卡等对芯片面积有严格限制的应用。     

基于Montgomery模乘的RSA算法VLSI实现

介绍了一种基于可伸展的Montgomery模乘结构的1024位RSA加解密芯片实现。设计采用的新型心动阵列结构，可以有在有效控制芯片面积的前提下，极大地提高运算频率，从而提高运算速度。经过ModelSim仿真和Design Compiler综合，与当前已发表的RSA芯片设计相比，该设计在面积和速度上均有优势。     

高性能可扩展公钥密码协处理器研究与设计

 本文提出了一种高效的点乘调度策略和改进的双域高基Montgomery模乘算法,在此基础上设计了一种新型高性能可扩展公钥密码协处理器体系结构,并采用0.18μm 1P6M标准CMOS工艺实现了该协处理器,以支持RSA和ECC等公钥密码算法的计算加速.该协处理器通过扩展片上高速存储器和使用以基数为处理字长的方法,具有良好的可扩展性和较强的灵活性,支持2048位以内任意大数模幂运算以及576位以内双域任意椭圆曲线标量乘法运算.芯片测试结果表明其具有很好的加速性能,完成一次1024位模幂运算仅需197μs、GF(p)域192位标量乘法运算仅需225μs、GF(2^m)域163位标量乘法运算仅需200.7μs.     

一种用于ECC密码体制的模乘器设计

提出了一种基于Montgomery算法的模乘器。与现有结构相比,由于采用了多级流水线的乘法器结构,提高了系统的时钟频率;并通过引入预计算单元,解决了流水线停顿的问题,提高了系统的并行性,减少了所需的时钟数。该模乘器位长233位,基于SMIC 0.18μm最坏工艺的综合结果表明,电路的关键路径最大时延为3.8 ns,芯片面积2 mm2。一次模乘计算只需要108个时钟周期,适合ECC密码体制的应用要求。     

基于Montgomery算法的智能卡RSA密码协处理器

对Montgomery算法进行了改进，提供了一种适合智能卡应用、以RISC微处理器形式实现的RSA密码协处理器。该器件的核心部分采用了两个32位乘法器的并行流水结构，其功能部件是并发操作的，指令执行亦采用了流水线的形式。在10MHz的时钟频率下，加密1024位明文平均仅需3ms，解密平均需177ms。     

抗功耗攻击的RSA协处理器

RSA是当今被公认为最成熟且应用最广泛的非对称加密算法。最近几年来,大量的文献表明传统的RSA加密算法缺乏包含,很容易遭受侧信道攻击的威胁,特别是功耗分析攻击。本文提出一种抗功耗攻击的RSA协处理器,选择指数随机化掩盖和添加伪操作的方法,能够有效地抵抗简单功耗分析和差分功耗分析攻击;通过结合CSA加法器和两层Karatsuba乘法器实现的基256免减Montgomery模乘器,能够在不消耗过多面积的基础上提高RSA的运算速度。结果表明,本处理器能够在ASIC和FPGA上实现RSA加解密功能。同时,在SMIC 130nm工艺和100MHz时钟频率下进行DC综合,综合报告表明：1024位抗功耗攻击的RSA协处理器吞吐率达到110Kbps,面积约为310k门。     

智能卡RSA密钥生成的VLSI实现

目前，智能卡中的RSA密钥生成通常由软件实现，速度较慢。文章给出了一种RSA密钥生成的VLSI实现方案，在RSA协处理器基础上增加若干运算单元，来完成RSA密钥生成和加解密操作。采用这种方式，密钥生成速度快，而且面积增加不多，适合于智能卡应用。     

中兴网络密码卡SJW29等

近日,由深圳市中兴集成电路设计有限责任公司自行研制开发的SJW29网络密码卡顺利问世,这是该公司自2000年成立以来在信息安全产品研制方面的首批成果. SJW29网络密码卡是以中兴集成电路研制成功并荣获国家密码管理办公室批准的SSX04模幂乘密码算法协处理器芯片为核心的硬件加密装置,其核心装置--SSX04模幂乘密码算法协处理器芯片是我国第一块用于公开密钥加密算法的ASIC芯片.基于SSX04的SJW29网络密码卡其支持的最高时钟频率为100MHz,模长和幂长都为1024位时的模幂,运算速度为66次/秒,128位和192位长密钥的高强度3DES分组加密算法流量达10Mbps.     

公钥密码处理芯片的设计与实现

以RSA算法为例,探讨了公钥密码处理芯片的设计与实现.首先提出了公钥密码芯片实现中的核心问题,即大整数模幂运算算法和大整数模乘运算算法的实现;然后针对RSA算法,提出了Montgomery模乘算法的CIOS方法的一种新的快速硬件并行实现方法,其中采用了加法与乘法并行运算以及多级流水线技术以提高性能,较大地减少了乘法运算时间,提高了模乘器的性能.     

面向多曲线的通用高性能ECC处理器设计

该文针对广泛应用的TLS1.3协议，提出了一种高性能的椭圆曲线密码处理器.该处理器支持TLS1.3协议中定义的两类素数域椭圆曲线的通用模数.通过对高基蒙哥马利算法的改进，提出了一种支持521 bit及以下位宽的模乘运算单元，并提出了一种双模乘单元并行结构的标量乘法器.基于该结构在两类椭圆曲线下设计了雅阁比坐标系下并行的点运算时序排布，使模乘单元的利用率在不同点运算情况下达到100%,95.4%和86.5%.与现有设计相比，本文中标量乘法运算消耗的周期更少，运算单元利用率更高，在相似的时间面积乘积前提下，具有更强的通用性和可配置性的优势.在TSMC 55 nm CMOS工艺下达到454 MHz的时钟频率，等效逻辑门数851k,Secp256r1曲线的标量乘运算速度为31 230 times/s.     

A Systolic, High Speed Architecture for an RSA Cryptosystem

An architecture based on the RSA public key cryptography algorithm is presented. The circuit includes two components, one for modular squaring and one for modular multiplication. Each component is based on the Montgomery algorithm and implements the modular operations using two modified serial-parallel multipliers. A full modular exponentiation is completed every n(n + 3) clock cycles. All circuits are systolic, operate with 100% efficiency and their maximum combinational delay is equal to one gated Full-Adder. Thus, high-speed performance is achieved while the low cell hardware complexity enables an efficient VLSI implementation.     

VLSI design of an RSA encryption/decryption chip using systolic array based architecture

This article presents the VLSI design of a configurable RSA public key cryptosystem supporting the 512-bit, 1024-bit and 2048-bit based on Montgomery algorithm achieving comparable clock cycles of current relevant works but with smaller die size. We use binary method for the modular exponentiation and adopt Montgomery algorithm for the modular multiplication to simplify computational complexity, which, together with the systolic array concept for electric circuit designs effectively, lower the die size. The main architecture of the chip consists of four functional blocks, namely input/output modules, registers module, arithmetic module and control module. We applied the concept of systolic array to design the RSA encryption/decryption chip by using VHDL hardware language and verified using the TSMC/CIC 0.35 m 1P4 M technology. The die area of the 2048-bit RSA chip without the DFT is 3.9 × 3.9 mm² (4.58 × 4.58 mm² with DFT). Its average baud rate can reach 10.84 kbps under a 100 MHz clock.     

一种基于RSA算法的加密芯片设计

给出了一种1024位RSA算法加密芯片的完整设计方案.本方案采用了Barret模缩减算法和反复平方法,根据大数运算的特点和降低资源消耗的需要改进了电路结构,并采用全定制IC的设计流程进行实现.结果表明,该方案结构简单,资源利用率高,且能达到较高的性能.     

Fast Multi-precision Multiplication for Public-Key Cryptography on Embedded Microprocessors

Multi-precision multiplication is one of the most fundamental operations on microprocessors to allow public-key cryptography such as RSA and elliptic curve cryptography (ECC). In this paper, we present a novel multiplication technique that increases the performance of multiplication by sophisticated caching of operands. Our method significantly reduces the number of needed load instructions which is usually one of the most expensive operations on modern processors. We evaluate our new technique on an 8-bit ATmega128 and a 32-bit ARM7TDMI microcontroller and compare the results with existing solutions. For the ATmega128, our implementation needs only 2395 clock cycles for a 160-bit multiplication. The number of required load instructions is reduced from 167 (needed for the best known hybrid multiplication) to only 80. On the ARM7TDMI, our implementation needs only 281 clock cycles as opposed to 357. For both platforms, the proposed technique outperforms related work by a factor of about 10–23%. We also show that the method scales very well even for larger Integer sizes (required for RSA) and limited register sets. It fully complies with existing multiply–accumulate instructions that are integrated in most of the available processors.     

关于Montgomery模乘迭代的可控性分析

在公钥密码实现中,Montgomery模乘扮演着非常重要的角色。本文研究Montgomery模乘(MMM)的迭代控制结构,给出了进行MMM迭代的输入边界控制条件,以及改进的MMM算法。这种扩展的迭代控制条件适合用于复杂求幂的迭代过程,在其边界控制下可直接进行一些加法、减法及乘法等基本运算,而无须模约化处理。给出的模乘迭代算法具有高度的灵活性,可利用来实现安全高效的RSA、ECC等公钥密码体制。     

Cellular-array modular multiplier for fast RSA public-key cryptosystem based on modified Booth's algorithm

We propose a radix-4 modular multiplication algorithm based on Montgomery's algorithm, and a fast radix-4 modular exponentiation algorithm for Rivest, Shamir, and Adleman (RSA) public-key cryptosystem. By modifying Booth's algorithm, a radix-4 cellular-array modular multiplier has been designed and simulated. The radix-4 modular multiplier can be used to implement the RSA cryptosystem. Due to reduced number of iterations and pipelining, our modular multiplier is four times faster than a direct radix-2 implementation of Montgomery's algorithm. The time to calculate a modular exponentiation is about n/sup 2/ clock cycles, where n is the word length, and the clock cycle is roughly the delay time of a full adder. The utilization of the array multiplier is 100% when we interleave consecutive exponentiations. Locality, regularity, and modularity make the proposed architecture suitable for very large scale integration implementation. High-radix modular-array multipliers are also discussed, at both the bit level and digit level. Our analysis shows that, in terms of area-time product, the radix-4 modular multiplier is the best choice.