面向Superscalar与VLIW混合架构处理器的调试器设计

描述基于GDB的支持超标量(Superscalar)和超长指令字(VLIW)双模式混合架构的调试器设计。该调试器设计分为代理调试端和客户端两部分,代理调试端实现基于RSP协议的基本调试代理功能,客户端实现目标处理器的添加,调试器初始化,寄存器数据、操作码等的处理。测试结果表明调试器实现了远程调试,查看、修改寄存器及内存值,添加、删除断点,反汇编,查看栈信息及单步等程序调试功能。     

基于SCV的MIPS指令集指令随机生成工具

介绍了在SystemC的系统级建模与验证环境中,使用SCV实现用于MIPS指令集指令随机生成的工具。该随机指令生成工具包括静态生成与动态生成两种工作模式。并针对随机指令生成中会遇到的数据访问越界、分支/跳转地址越界等问题提出了解决办法。此外还研究了针对流水线冲突进行验证的方法。     

MOSI:一种基于超长指令字处理器的同时多线程微体系结构

描述了一种基于超长指令字处理器的同时多线程微体系结构——MOSI（MultiOp Splitting Issue,多操作①分离发射）．MOSI动态地发射同一多操作内的指令．并通过写回缓冲保证计算结果的写回顺序与编译器的视图一致,从而以较小的代价解决了SMT技术中的关键问题．文中详细描述了写回缓冲的结构及算法,给出了多个线程的硬件模型,最后对硬件支持线程的个数及Cache的组织结构进行了讨论．实验结果表明,基于MOSI结构的双线程处理器能够将吞吐率提高40％．     

嵌入式超长指令语音压缩处理器的VLSI实现

介绍了一款语音压缩专用处理器的设计思路，使用嵌入式FLASH超长指令字系统有效的提高了芯片的处理能力，同时将增强型算术逻辑单元、乘法器、乘累加器结合在一起，在改进的哈佛体系结构上实现了微控制器与DSP的单核设计。使用存储器操作指示寄存器、分层寄存器组，能够简化子程序调用方式。该微处理器采用0．25μm CMOS工艺实现，芯片面积为25mm^2。仿真结果表明，在20MHz工作频率下，芯片处理能力与50MIPS的通用DSP相当，同时能够保持原有编码质量。该处理器能够实现多种类型的语音压缩算法，可以达到对语音算法的高保密性、低复杂度、易开发性。     

VLIW架构处理器软件模拟器设计

分析VLIW架构处理器特点,设计周期级精确的指令集模拟器。模拟器被按照功能划分为若干具有规范接口的模块。通过修改、替换模块可快速构建新模型,具有较好的可扩展性。采用高效的二进制指令译码算法和JIT-CCS技术提高性能。实践表明,本模拟器在处理器设计过程中起到重要作用。     

超长指令字DSP上的数字图像处理算法优化方法

数字图像处理(Digital Image Processing)广泛应用于航空航天、生物医学工程、通信工程、工业和工程、军事公安、文化艺术等方面.由于一些应用的实时性和环境要求,通常采用数字信号处理器(Digital Signal Processing,简称DSP)处理图像.采用超长指令字(Very Long Instruction Word,简称VLIW)体系结构的DSP由于功耗低、硬件结构简单和并行性好等优点,在实时图像处理应用中使用广泛.根据图像处理算法特点和VLIW DSP体系结构特点提出在YLIW DSP上优化图像处理算法的一般方法,包括存储优化方法和指令级并行优化方法.最后采用提出的方法对多个常用的图像处理算法优化,试验结果表明有较好优化效果.     

VLIW处理器循环指令缓冲器设计与实现

数字信号处理软件中循环程序在执行时间上占有很大比例,用指令缓冲器暂存循环代码可以减少程序存储器的访问次数,提高处理器性能。在VLIW处理器指令流水线中增加一个支持循环指令的缓冲器,该缓冲器能够缓存循环程序指令,并以软件流水的形式向功能部件派发循环程序指令。这样循环程序代码只需访存一次而执行多次,大大减少了访存次数。在循环指令运行期间,缓冲器发出信号使程序存储器进入睡眠状态可以降低处理器功耗。典型的应用程序测试表明,使用了循环缓冲后,取指流水线空闲率可达90%以上,处理器整体性能提高10%左右,而循环缓冲的硬件面积开销大约占取指流水线的9%。     

一种支持Superscalar-VLIW混合架构处理器的混合分支预测设计

描述在一款支持超标量与超长指令字结构的混合架构数字信号处理器上设计的分支预测结构。为控制硬件复杂度并充分提高预测准确度,设计双峰预测器与PAp预测器混合型预测结构,充分发挥两种预测器的优点。在设计完成的处理器上,运行标准DSPstone程序。实验结果表明,添加分支预测结构使得处理器性能平均提升23%,并且混合型预测结构相比单一预测结构在准确度方面优势明显。     

超长指令字DSP标量访存单元的设计与优化

近年来,随着集成电路技术的发展处理器与存储器之间的速度差异越来越大,存储器愈发成为制约计算系统性能的瓶颈。对于嵌入式、低功耗领域的DSP而言,其架构和应用场景与通用CPU不同,CPU的访存设计难以满足DSP的访存需求。针对超长指令字DSP在访存实时性、顺序与固定延迟、高效数据一致性方面的需求,设计了一种适用于DSP的标量访存单元,可配置的设计能够满足DSP的访存实时性;基于ID的顺序机制保证超长指令字架构对Load指令返回数据的顺序与固定延迟要求,存储开销为87.5 B;硬件查找“首1”加速了数据一致性所需的写回操作。当Cache中25%,50%和75%的行需要写回时,优化后的一致性写回开销为逐行扫描方法的26.4%,51.3%和76.2%,只与有效脏行数量成正比,与Cache容量无关。     

VLIW微处理器特征与编译技术支持

VLIW是一种早已出现但一直未能广泛使用而现今又被重新重点研究的微处理器设计思想与技术，它跟超标量技术一样支持每周期执行多条指令，但并行度更高。本文将详细介绍VLIW的概念及其发展历程，讨论VLIW微处理器的特征与所需的编译技术支持，并与超标量微处理器进行比较分析。     

VLIW处理器可重组乘法器单元设计

在VLIW多媒体芯片的设计过程中,针对传统乘法器与加法器的不足,提出了一种新的分叉华莱氏树结构的乘法器模型,采用可重用的模块化设计思想,通过重用一位全加器阵列对乘法器进行扩展,处理器可以在一个乘法器单元内部同时支持多个32/16/8位的乘法运算,同时使乘法单元的速度和面积均得以优化。仿真测试表明,新的乘法器结构可有效减少FFT、滤波等信号处理以及多媒体处理中常用算法的执行周期,提高了实际运行速度,进一步增强了VLIW处理器在多媒体与信号处理运算上的能力。     

专用指令分组密码微处理器体系结构研究

本文以分组密码算法为研究对象,结合微处理器体系结构的特点,研究能够高效灵活实现多种分组密码算法的处理器体系结构。论文通过分析现有分组密码算法结构特点,从实现方式的灵活性和高性能角度出发,提出了一种基于专用指令集的分组密码微处理器的设计思路,并给出了分组密码微处理器的运算单元设计方案及整体系统架构。     

新一代RISC微处理器的技术特征与趋向

从流水线技术，指令调度技术，Ｃａｃｈｅ设计技术及多媒体支持等方面详细讨论新一代ＲＩＳＣ微处理器的技术特征，并简要论述ＲＩＳＣ微处理器的发展趋向。     

专用指令分组密码微处理器体系结构研究

本文以分组密码算法为研究对象，结合微处理器体系结构的特点，研究能够高效灵活实现多种分组密码算法的处理器体系结构。论文通过分析现有分组密码算法结构特点，从实现方式的灵活性和高性能角度出发，提出了一种基于专用指令集的分组密码微处理器的设计思路，并给出了分组密码微处理器的运算单元设计方案及整体系统架构。     

基于VLIW的指令格式的研究与设计

计算机体系结构的设计思想在近四十年间发生了深刻的变化,而指令格式的设计是计算机体系结构设计的一个重要环节。该文首先介绍了一种典型RISC体系结构的指令格式,然后以IA-64为例对基于VLIW的指令格式进行了分析,并与RISC指令格式进行了比较,最后提出了一种新的基于VLIW的指令格式。     

LSE：一种处理器体系结构软件仿真器开发工具

在现代处理器体系结构设计中,利用软件仿真技术对设计结果进行验证是最重要的方面之一.然而,处理器体系结构仿真器的开发是一个非常困难的过程.主要的困难表现在三个方面:第一,目前用于处理器体系结构仿真器开发的编程语言如C或C 语言都是串行执行的语言,而处理器的各部件是可以并行运行的,使用串行编程语言编程来模拟并行执行的部件需要长时间的、仔细的程序功能与部件功能的匹配工作,并且容易出错;第二,使用串行程序来模拟并行部件的运行,模拟速度很低,并且仿真速度低是处理器体系结构软件仿真器开发领域的瓶颈问题;最后,仿真器仿真结果的可信度低也是一个关键问题.本文首先介绍了一种新的处理器体系结构软件仿真器开发工具,然后深入分析了该开发工具的优点和缺点,最后对该仿真器开发环境提出了改进方案.     

密码算法在PC机上实现的性能优化

首先提出了密码算法在PC机上实现时性能提高的优化方法,并且分析了原理,然后将这些方法具体应用于RC6和Rijndael密码算法的实现中,最后给出了优化前后算法实现性能对比的实验数据。     

VLIW DSP体系结构及其性能优化的软件方法

影响DSP系统性能的因素主要有DSP处理器的体系结构、存储器系统、外设接口等硬件技术和程序优化等软件技术,其中软件的优化设计在DSP性能优化中起着越来越重要的作用。文章简要介绍了常见DSP系统的体系结构和存储器组织方法,并通过实例说明了对VLIW DSP系统进行软件优化的几种技术。