一种10位200 MHz流水线模数转换器的设计

提出了一种10位200 MHz高速流水线型模数转换器。该转换器共有9级,其中1到8级采用1.5位每级结构,最后一级采用2位闪速型模数转换器结构。设计中使用带增益自举的套筒式共源共栅运放,可同时获得高增益和大带宽,并通过运放共享技术提高工作速度。采用改进的数字校正算法,将运算分配到数字码的延迟步骤中,减少运算时间。仿真结果显示,在192 MHz的采样速度下,模数转换器的有效位为8.9,SNR为58.3 dB,SFDR为62.8 dB,其他动态和静态特性也达到了较好的指标。     

用于带数字校正12位40MS／s流水线ADC的MDAC电路及数模接口

设计了一个用于40 MHz采样率,12位精度流水线A/D转换器第一级的MDAC电路.该电路采用高增益带宽积的增益自举放大器,在3.5 pF负载电容下,可以在8 ns内稳定在最终值的0.01%;设计了低失调、低回踢噪声比较器.蒙特卡罗分析表明,失调电压小于7 mV.电路采用SMIC 0.35 μm/3.3 V CMOS工艺,用于一个带数字校正的流水线A/D转换器.在MDAC中加入一个D/A接口电路,可以在不引入过多模拟电路的前提下,配合数字校正部分完成其校正功能.     

用于流水线模数转换冗余校正的溢出判断技术

基于流水线A/D转换器冗余位数字校正(RSD)理论,针对其无法判断信号溢出的不足,提出了一种用于冗余校正的溢出判断(OR)技术。该技术通过调整第一级子A/D转换器和编码电路及OR逻辑电路和选择开关电路来实现。仿真结果表明,采用该技术产生的OR=c1 co c2逻辑能显示输入是否发生溢出,并控制多路开关选择正确的数字输出。     

补偿流水线A/D转换器级间增益误差的后台校正技术

在分析流水线A/D转换器中残差放大器电容匹配性和运放的有限增益引起的误差对信号传输影响的基础上,基于冗余位校正流水线A/D转换器结构,通过在信号通路中加入由伪随机码控制的校正信号测量上述误差的方法,在后台校正输出数字信号中的级间增益误差。通过Mat-lab对A/D转换器进行了系统级仿真。结果表明,12位A/D转换器系统的SFDR提高了31.8dB,SNDR提高了11.5 dB,INL减小了3.43 LSB,DNL减小了0.21 LSB。     

一种12位50MS/s CMOS流水线A/D转换器

采用TSMC 0.18μm 1P6M工艺设计了一个12位50 MS/s流水线A/D转换器（ADC）。为了减小失真和降低功耗,该ADC利用余量增益放大电路（MDAC）内建的采样保持功能,去掉了传统的前端采样保持电路;采用时间常数匹配技术,保证输入高频信号时,ADC依然能有较好的线性度;利用数字校正电路降低了ADC对比较器失调的敏感性。使用Cadence Spectre对电路进行仿真。结果表明,输入耐奎斯特频率的信号时,电路SNDR达到72.19 dB,SFDR达到88.23 dB。当输入频率为50 MHz的信号时,SFDR依然有80.51 dB。使用1.8 V电源电压供电,在50 MHz采样率下,ADC功耗为128 mW。     

基于0.35 μm GeSi-BiCMOS工艺的1 GSPS采样保持电路

介绍了一种基于0.35μmGeSi-BiCMOS工艺的1GSPS采样/保持电路。该电路采用全差分开环结构,使用局部反馈提高开环缓冲放大器的线性度;采用增益、失调数字校正电路补偿高频输入信号衰减和工艺匹配误差造成的失调。在1GS/s采样率、484.375MHz输入信号频率、3.3V电源电压下进行仿真。结果显示,电路的SFDR达到75.6dB,THD为-74.9dB,功耗87mW。将该采样/保持电路用于一个8位1GSPSA/D转换器。流片测试结果表明,在1GSPS采样率,240.123MHz和5.123MHz输入信号下,8位A/D转换器的SNR为41.39dB和43.19dB。     

采用分段平移技术校正流水线A/D转换器级间增益的方法

分析了流水线A/D转换器采样电容与反馈电容之间的增益失配,探究了运放有限增益与流水线残差输出及A/D转换器输出的关系,建立了精确的系统模型。通过建立14位流水线A/D转换器Verilog-A的行为级模型,在数字域对流水线A/D转换器输出数字码进行分段平移。在第一级级间增益误差达到±0.012 5时,校正前信噪比仅为62 dB,校正后信噪比提升到85 dB。提出的校正方法可有效补偿由流水线级间增益导致的数字输出不连续和线性度下降。     

一种用于10位50 MS/s流水线ADC的MDAC

利用运放共享技术,设计了一种用于10位50 MS/s流水线ADC的增益D/A转换器(MDAC).采用SMIC 0.25 μm 1P5M标准数字CMOS工艺,整个MDAC模块的版图面积为0.064 mm2.仿真结果表明,在50 MHz采样率下、输入信号为2 MHz(1.5 V振幅)正弦波时,整个电路模块的功耗为7.12 mW.     

10-bit 10Ms/S流水线A/D转换器的设计

在现有流水线A/D转换器设计的基础上,应用电荷泵改进了MOS模拟开关的性能,运用宽带运算放大器提高了电路速度,引入底极板采样和数字校正技术来提高精度,采用动态比较器实现较低的功耗.设计实现了一个10-bit 10Ms/S流水线A/D转换器,并以TSMC 0.35 CMOS工艺的Bsim 3v3模型用HSPICE对电路的性能进行仿真验证,结果表明其各项性能均达到预期的设计要求.     

99.1 mW 12位40 MSPS流水线A/D转换器

设计并实现了一种12位40 MSPS流水线A/D转换器,并在0.18 μm HJTC CMOS工艺下流片.芯片工作电压为3.3 V,核心部分功耗为99.1 mW.为优化ADC功耗,采用多位/级的系统结构和套筒式运放结构,并采用逐级按比例缩小的设计方法进一步节省功耗.测试结果表明,A/D转换器的DNL小于0.46 LSB,INL小于0.86 LSB;采样率为40 MSPS时,输入19.1 MHz信号,SFDR超过80 dB,SNDR超过65 dB.