改善开关电容型△-∑模数转换器采样精度的方法

以ADS1158为例,提出保证开关电容型△-∑模数转换器有效位数的方法。这些方法包括差分采样、输入滤波、减小驱动电路输出阻抗、采用差分输入差分输出放大电路、将ADC的地布在模拟地上、由同一基准源为传感器和ADC提供参考电压以及使用缓冲器。当ADS1158工作在15KSPS／Channel、多通道循环模式下,常规的方法只能达到13位有效位数,而采用该设计方法实现了15位有效位数。有效改善了ADC的采样精度,能够在工业测量中应用。     

与MSP430 USI端口配合使用ADS8361

引言 ADS8361是一款采样速率为500kSPS的16位双路模数转换器(ADC),该转换器具有4个全差分输入通道,两两一对,以实现同步高速信号采集.采样保持放大器的输入端是全差分的,此外,ADC的输入端也保持为全差分.     

一种低功耗12位30 MHz流水线A/D转换器

设计了一种12位30 MHz 1.8 V流水线结构A/D转换器,该A/D转换器采用相邻级运算放大器共享技术和逐级电容缩减技术,其优点是可以大大减小芯片的功耗和面积.电路采用级联一个高性能前置采样保持单元和五个运放共享的1.5位/级MDAC,并采用栅压自举开关和动态比较器来降低功耗.结果显示,该ADC能够工作在欠采样情况下,有效输入带宽达到50 MHz.在输入频率达到奈奎斯特频率范围内,整个ADC的有效位数始终高于10.4位.电路使用TSMC 0.18 μm 1P6M CMOS工艺,在30 MHz全速采样频率下,电路功耗仅为68 mW.     

一种低功耗14位10MS/s流水线A/D转换器

基于0.6μm BiCMOS工艺,设计了一个低功耗14位10MS/s流水线A/D转换器.采用了去除前端采样保持电路、共享相邻级间的运放、逐级递减和设计高性能低功耗运算放大器等一系列低功耗技术来降低ADC的功耗.为了减小前端采样保持电路去除后引入的孔径误差,采用一种简单的RC时间常数匹配方法.仿真结果表明,当采样频率为10MHz,输入信号为102.5kHz,电源电压为5V时,ADC的信噪失真比(SNDR)、无杂散谐波范围(SFDR)、有效位数(ENOB)和功耗分别为80.17dB、87.94dB、13.02位和55mW.     

8位 80 MS/s低功耗流水线型ADC的设计

采用每级为1.5位或者2位精度的7级流水线结构,即7级子ADC,设计了一款8位80 MS/s的低功耗模数转换电路。利用每一级子ADC中的钟控开关及电容实现采样保持功能,节省了整个ADC的采样保持电路模块。在满足整个ADC性能情况下,采用了逐级缩放技术,减小了芯片面积和功耗。版图设计中,考虑了每一级ADC中电容及放大器的对称性,减小了电容失配对整个ADC性能的影响。采用0.18 μm CMOS工艺,在输入信号为11.25 MHz,采样速率为80 MHz的条件下,信噪比(SNR)为49.5 dB,有效位数(ENOB)为7.98 bits,整个ADC的芯片面积为0.56 mm²,典型工作电流为22 mA。     

一种用于时延积分CMOS图像传感器的10 bit全差分双斜坡模数转换器

为了满足时间延时积分(TDI)CMOS图像传感器转换全差分信号的需要,同时符合列并行电路列宽的限制,该文提出并实现了一种10 bit全差分双斜坡模数转换器(ADC)。在列并行单斜坡ADC的基础上,采用2个电容的上极板对差分输入进行采样,电容下极板接2个斜坡输出完成量化。基于电流舵结构的斜坡发生器同时产生上升和下降斜坡,2个斜坡的台阶电压大小相等。该电路使用SMIC 0.18 μm CMOS工艺设计实现,ADC以19.49 kS/s的采样频率对1.32 kHz的输入进行采样,仿真得到无杂散动态范围和有效位数分别为87.92 dB和9.84 bit。测试显示该ADC的微分非线性误差和积分非线性误差分别为–0.7/+0.6 LSB和–2.6/+2.1 LSB。     

低功耗10位100MHz流水线A/D转换器设计

介绍了一个10位100 MHz,1.8 V的流水线结构模/数转换器（ADC）,该ADC运用相邻级运算放大器共享技术和逐级电容缩减技术,可以大大减小芯片的功耗和面积。电路采用级联1个高性能前置采样保持单元和4个运放共享的1.5位/级MDAC,并采用栅压自举开关和动态比较器来缩减功耗。结果显示,在输入频率达到奈奎斯特频率范围内,整个ADC的有效位数始终高于9位。电路使用TSMC 0.18μm 1P6 M CMOS工艺,在100 MHz的采样频率下,功耗仅为45 mW。     

多通道 １４ 位 １２５ＭＳＰＳ 流水线型 ＡＤＣ 设计

针对通信系统对多通道、高速、高精度数据转换器国产化的迫切需求,论文设计了一款基于流水线架构的八通道14位125MSPS模数转换器,采用多位量化增益数模单元实现了流水线的第一级子级和最后一级采用4位flash ADC,多位量化较好地抑制了后级电路的噪声和失真衰减。采样保持电路采用采样电容翻转式结构实现。电路采用SMIC 0.18μm CMOS工艺进行设计,测试结果表明,在输入信号频率为70MHz,采样速率为125MHz时,无杂散动态范围为87dB,信噪比为72.5dB,有效位数约为11.75比特。     

一种基于VCM开关切换的12位20 MS/s SAR ADC

设计了一种12位、采样率为20 MS/s的逐次逼近型模数转换器(SAR ADC)。整体电路为全差分结构,采用了一种基于VCM开关切换的分段式电容阵列。同时,比较器结合了前置运放和动态锁存器,与异步时序相配合,实现了SAR ADC高速工作。此外,采样电路采用栅压自举技术,提高采样的线性度。芯片基于TSMC 180 nm 1P5M CMOS工艺设计。仿真结果表明,当采样率为20 MS/s时,SAR ADC有效位数为11.94 bit,无杂散动态范围为86.53 dBc,信噪比为73.66 dB。     

一种实现2倍无源增益的噪声整形SAR ADC

设计了一种采用65 nm CMOS工艺的无源噪声整形SAR ADC电路。该电路在SAR ADC的基础上仅增加6个开关和2个电容,以实现噪声整形,整体电路结构简单,有效提高了SAR ADC精度。此外,实现了2倍的无源增益,增强了对比较器噪声的抑制作用。构建具有良好噪声抑制效果的噪声传递函数,避免使用残差采样模块和多路比较器。仿真结果表明,设计的10位噪声整形SAR ADC电路在33.3 MHz采样率、2.08 MHz带宽、1.2 V输入电压的情况下,有效位数达12.4位,功耗为459 μW。     

一种14位105 MSPS高速高精度模数转换器设计

采用4位量化增益数模单元实现了流水线的第一级子级和最后一级采用4位FLASH ADC组成的系统架构,设计了 一款基于流水线型的14位105ＭＨｚ,采样速率的高速高精度模数转换器。多位量化较好地抑制了后级电路的噪声和失真衰减,采用采样电容翻转式结构实现了采样保持电路,在较高采样速率下,尽量降低功耗。电路采用SMIC 0.18μｍ 混合信号工艺进行设计验证,测试结果表明,在输入信号频率为70ＭＨｚ,采样速率为105ＭＨｚ时,无杂散动态范围为84.2ｄＢ,信噪比为 73.2ｄＢ,有效位数约为11.8ｂｉｔ。     

一种基于65 nm CMOS工艺的10位10 MS/s SAR ADC

基于SMIC 65 nm CMOS工艺,设计了一种10位10 MS/s逐次逼近型模数转换器(SAR ADC)。采用全差分的R-C组合式DAC网络结构进行设计,提高了共模噪声抑制能力和转换精度。与全电容结构相比,R-C组合式DAC网络结构有效减小了版图面积。DAC中各开关的导通采用对称的开关时序,使比较器差分输入的共模电平保持为固定值,降低了比较器的失调电压,提高了ADC的线性度。在2.5 V模拟电源电压和1.2 V数字电源电压下,使用Spectre进行仿真验证,测得DNL为0.5 LSB,INL为0.8 LSB;在输入信号频率为4.990 2 MHz,采样频率为10 MHz的条件下,测得电路的有效位数为9.63位,FOM为0.04 pJ/conv。     

一种用于列并行ADC的改进型栅压自举开关

CMOS图像传感器中列并行模数转换器(ADC)的面积受到严格限制,ADC采样保持电路中的栅压自举开关也必须满足每列的面积要求。在传统单电容型栅压自举开关的基础上,利用源极跟随器在降低开关导通电阻的同时提高了电路的可靠性;通过体效应补偿电路降低输入变化对导通电阻的影响;同时,在列共用偏置电路上增加控制开关,减少不必要的功耗。提出的电路使用UMC 0.11μm CMOS工艺实现,电源电压为3.3 V,仿真结果表明开关导通电阻降低了约28.6%,输入范围内电阻变化率小于1.2%,有效位数提高了1 bit,而面积只增加了15%。流片后测试结果显示,以20 MS/s的采样频率对1.97 MHz的输入进行采样,测得信噪比(SNR)、无杂散动态范围(SFDR)和有效位数(ENOB)分别为85.8 dB、71.1 dB和11.5 bit。     

12位逐次逼近模数转换器关键设计技术研究

采用逐次逼近方式设计了一个12位的超低功耗模数转换电路。为减小整个ADC的芯片面积、功耗和误差,提高有效位数,对整个ADC的采样保持电路结构进行了精确的设计,重点考虑了其中的高精度比较器电路结构;对以上两个模块的版图设计进行了精细的布局。采用0.18μmCMOS工艺,该ADC的信噪比（SNR）为72dB,有效位数（ENOB）为11.7位,该ADC的芯片面积只有0.36mm2,典型的功耗仅为40μW,微分非线性误差DNL小到0.6LSB、积分非线性误差INL只有0.63LSB。整个ADC性能达到设计要求。     

一种14位100 MS/s的流水线模数转换器

设计了一种14位100 MS/s的流水线模数转换器(ADC)。采样保持电路与第1级2.5位乘法数模转换器(MDAC1)共享运放,降低了功耗。提出了一种改进的跨导可变双输入开关运放,以满足采样保持和MDAC1对运放的不同要求,并消除记忆效应和级间串扰。ADC后级采用5级1.5位运放共享结构。基于0.18 μm CMOS工艺,ADC核心面积为1.4 mm²。后仿真结果表明,在1.8 V电源电压下,当采样速率为100 MS/s、输入信号频率为46 MHz时,ADC的信噪比(SNR)为82.6 dB,信噪失真比(SNDR)为78.7 dB,无杂散动态范围(SFDR)为84.1 dB,总谐波失真(THD)为-81.0 dB,有效位数(ENOB)达12.78位。ADC整体功耗为116 mW。     

一种植入式神经元记录系统信号处理电路

提出了一种植入式神经元记录系统信号处理电路,由一个带通放大器和流水线模数转换器(ADC)构成。带通放大器采用具有共模反馈的跨导运算放大器(OTA)来放大神经元信号,采用最优的2级放大器级数,减小了功耗和面积。流水线ADC采用全差分结构和CDS技术,减小了非线性失真,其中,MDAC采用一种新的消除技术,降低了输入漂移电压。采用0.18 μm CMOS工艺进行设计与仿真,仿真结果表明,带通放大器的带宽为0.71 Hz～8.26 kHz,中频增益为58.4 dB,输入参考噪声(rms)为20.7 μV,功耗为1.90 μW;采样频率为16 kHz时,ADC的有效位数为8位。经动物实验验证,该神经记录系统能够用于神经元峰电位的检测。     

一种改进的2位全并行A/D转换器

基于0.18 μm CMOS工艺,设计了一种改进的2位全并行A/D转换器。ADC的输入信号采用差分输入形式,差模输入信号经过源跟随器后直接进入比较器,去除了参考电压所需的电阻网络和模拟采样保持电路模块。在编码电路之后加入一个数字采样保持器,实现了时钟对量化信号的采集和数据同步对齐。仿真结果表明,在1.8 V工作电压、25 μA和15 μA偏置电流下,可以对频率为4 MHz,摆幅为100 mV的两路差模信号进行量化,整体功耗小于0.5 mW。     

一种用于12位250MSPS流水线ADC的中频采样前端

设计了一种具有中频采样功能的流水线ADC采样保持前端电路.采样保持前端电路采用基于开关电容的底板采样翻转式结构,运算放大器采用了米勒补偿型两级结构以提高信号摆幅,采样开关采用了消除衬底偏置效应的自举开关以提高中频采样特性.该采样保持前端电路被运用于一种12位250 MSPS流水线ADC,电路采用0.18μm lP5M 1.8 V CMOS工艺实现,测试结果表明该ADC电路在全速采样条件下对于20 MHz的输入信号得到的SNR为69.92 dB,SFDR为81.17 dB,-3 dB带宽达700 MHz以上,整个前端电路的功耗为58 mW.     

一种10位160 kS/s的循环型模数转换器

提出了一种应用于图像传感器的10位160 kS/s的循环型模数转换器(ADC)。采用1.5位的流水线ADC结构,经过10次循环后,得到10位数字码输出。采用输入端自级联结构的两级运算放大器,提高了运放的增益。采用运放共享技术,实现单转双电路与ADC运放共享,降低了面积和功耗,实现了电平平移。基于0.13 μm CMOS工艺,在3.3 V电源电压和160 kHz采样速率下对ADC进行仿真。后仿真结果表明,该ADC的有效位数为9.45位,SNR为59.1 dB,SFDR为61.26 dB,DNL为±0.625 LSB,INL为±1.5 LSB。     

串行及并行A/D转换器在高速数据采集中的采样差别性分析

串行和并行接口模式是A/D转换器诸多分类中的一种,但却是应用中器件选择的一个重要指标.在同样的转换分辨率及转换速度的前提下,不同的接口方式不但影响了电路结构,更重要的是将在高速数据采集的过程中对采样周期产生较大影响.本文通过12位串行ADC ADS7822和并行ADC ADS774与AT89C51的接口电路,给出二者采样时间的差异性.