基于MCU的ADC数字电路设计与实现

本文介绍了一种基于MCU的ADC数字电路设计与实现,该设计将模拟ADC硬核应用于MCU外设,支持16个通道的模拟信号AD转换,各个通道的AD转换可配置成单次、连续转换模式,将ADC转换的结果存储在FIFO中,通知MCU处理器来读取AD转换结果。设计经流片后测试,满足设计目标。     

一种基于循环ADC结构的可配置Pipeline ADC系统设计

通过对Pipeline ADC系统的精度和工作频率可配置原理进行探讨,提出了一种新颖的精度和工作频率可配置Pipeline ADC设计理念,并对系统和子模块进行了设计.可配置的Pipeline ADC的精度可配置在8/10/12bit,工作频率可配置在10/20/40MHz.考虑电路中的增益有限性等因素的影响,使用Matlab对系统建模并仿真.系统仿真结果表明,可配置的Pipe-lineADC系统能够达到满意的SNR、有效位数等性能指标要求.     

ADC静态参数直方图测试激励幅度的判别方法

码密度直方图法是模数转换器(ADC)静态参数测量的主要方法.该方法要求测试激励幅度略大于被测ADC的输入范围.测试激励幅度是影响测量结果精度的决定因素,受测量仪器精度的限制.针对如何定义测试激励幅度实现了"略大于"的问题,提出了一种判别测试激励幅度提高测量精度的方法.码密度直方图法要求采样频率与信号频率互质.码箱密度服从正态分布时可推导出码宽也服从正态分布.根据实验条件和测试要求,取定码宽的显著性水平α和误差精度口,计算码箱密度边界,从而判别施加的测试激励幅度.最后采用Matlab/Simulink模型库中通用的理想ADC模型和硬件实验验证了判别方法的有效性.     

抗干扰ADC的设计研究

本文结合卫星导航接收系统,分析了ADC的性能对抗干扰性能指标的影响。通过分析目前不同ADC结构的特点,设计了一款10bits、80MHz的流水线型ADC,其FFT分析结果表明:在80MHz采样频率下,其有效位数达到9.6bits。并且该款抗干扰ADC的测试结果表明其满足设计要求。     

基于冗余子级的流水线ADC校准技术

提出了基于冗余子级的流水线ADC后端校准技术,采用精度较高的流水线冗余子级代替参考ADC,对流水线ADC的各个子级校准,替代了对整个ADC的校准,使校准系统无需降频同步,较好地解决了传统校准系统中主信号通路与参考ADC信号通路不同步的问题。对Matlab/Simulink中搭建的精度为16位、采样频率为10 MS/s的流水线ADC进行仿真,结果表明,当输入信号频率为4.760 5 MHz时,经过校准,流水线ADC的有效位和无杂散动态范围分别由9.37位和59.96 dB提高到15.32位和99.55 dB。进一步的FPGA硬件验证结果表明,流水线ADC的有效位和无杂散动态范围分别为12.73位和98.62 dB,初步验证了该校准算法的可行性。     

多触发源ADC控制器设计

设计了一种拥有多触发源的模数转换器（ADC）控制器结构。该设计拥有16个开始转换（SOC）配置模块,可支持以最多34个不同触发源或触发方式进行同步或异步触发,使用3种轮询方式,可以对16个SOC配置模块的信号进行仲裁。可控制ADC模拟核进行精度选择、采样模式配置、输入通道选择等,从而实现多种量化精度。对ADC量化结果进行后处理,可进一步提高ADC量化精度,满足更多的系统需求。     

RTD温度测量系统对ADC的要求

有多种类型的温度传感器可以用于温度测量系统。具体使用何种温度传感器,取决于所测量的温度范围和所需的精度。温度测量系统的精度取决于传感器以及传感器所接口的模数转换器(ADC)的性能。许多情况下,来自传感器的信号幅度非常小,因而需要高分辨率ADC。Σ-Δ型ADC属于高分辨率器件,适合这些系统。其     

高速ADC电路性能评估系统

文章简要地介绍了高速ADC电路性能评估系统的整体设计方案、系统的硬件设计以及PC应用软件的设计方法。评估系统硬件包括ADC电路评估板、数据采集子板、PCI-E采集卡三块子板,并分别阐述了各子板的功能框图、结构组成和设计要点。系统应用软件采用图形化显示界面,经实际使用表明,该高速ADC电路评估系统结构灵活、性能稳定可靠,方便更换不同的ADC评估板来测试不同的ADC电路,既可用于分辨率为8-16bit、采样频率500MHz以内的高速ADC电路性能评估,也可以用于多达64通道、125M的高速数据采集。     

高精度ADC有效精度的测试方法

采用IEEE标准提供的方法对ADC测试,要求信号源的精度比被测ADC的精度高。对于高精度ADC,需要更高精度的信号源。如果没有这种更高精度的信号源,就不能准确测出ADC的精度。给出了一种不需要信号源、只利用电路本身的热噪声作为被测ADC的输入信号,对ADC的输出进行FFT分析,求出噪声,求出有效精度的方法。这种测试方法速度快且准确,而且不需要高精度信号源。另外,通过一个实例对这种测试方法进行了验证。     

一种ADC有效位数测试方法及工程应用

在对模拟信号进行信号采集处理时,需要利用模数转换器(Analog to Digital Converter,ADC)将模拟信号变为易于处理的数字信号.而ADC参数指标的好坏将直接影响整个系统的性能.评估ADC参数指标好坏的一个重要指标是ADC的有效位数(Effective Number of Bits,ENOB).对此,通过添加Hanning窗、数据预处理及快速傅里叶变换(Fast Fourier Transform,FFT)移位等方式来防止频谱泄露,提高测量精度;利用MATLAB进行ADC有效位数理论仿真验证,并将经过验证的方法应用到实际工程中.     

中小企业信息保护产品系列

赛门铁克公司目前宣布,公司增强了中小企业信息保护产品系列,为中小企业客户在保护其业务发展信息方面提供了更多的选择和更大的灵活性。新的赛门铁克保护套件（高级商业版）于2010年夏季上市,将为中小企业提供全面保护,     

高速ADC系统

介绍了7种高速ADC系统(包括闪烁式ADC、折叠插值式ADC、流水线式ADC、∑-△型ADC、时间交织式ADC系统、基于正交镜像滤波器组的ADC系统和混合滤波器组的ADC系统)的结构、基本原理、采样速率和分辨率,并对其性能进行比较,高速、高分辨率、低功耗是高速ADC系统发展的方向.     

Flash ADC architecture

A 4-bit, 2.5 V modified flash analogue-to-digital converter (ADC) has been designed. In this design, the new flash topology only requires 2/sup (N-2)/+2 comparators. For comparison reasons, this new ADC architecture is operated at 400 MHz, consumes a total power of 1.68 mW and generates a total noise power of 4.86/spl times/10/sup -15/. /spl Delta/f(V/sup 2/) at this frequency.     

流水线ADC

低采样速率ADC仍然采用逐次逼近(SAR)、积分型结构以及最近推出的过采样∑△ADC,而高采样速率(几百MSPS以上)大多用闪速ADC及其各种变型电路。然而,最近几年各种各样的流水线ADC已经在速度、分辨率、动态性能和功耗方面有了很大的提高。对于几Msps到100Msps的8位高速和16位低速模数转换器(ADC),流水线已经成为最流行的模数转换器结构,它可以涵盖很广的应用范围,包括CCD成像、超声成像、数字接收、基站、数字视频(如     

Hybrid delta-sigma ADC

A hybrid (analog/digital) architecture is proposed to implement a robust high-resolution delta-sigma modulator with a single-bit output. The system contains a low-order multi-bit analog noise-shaping loop, followed by a scaling block and a high-order single-bit digital modulator. The combination simplifies the realization of the analog modulator, and it allows the use of most of its full-scale input range.     

ADC选型指南

在现代电子设备和电子系统中,高速高分辨率ADC已经成为诸如雷达、声纳、高分辨率视频和图像显示、军事和医疗成像、高性能控制器与传动器、以及数字通讯系统等应用的重要环节。例如现代无线基站要求ADC转换     

A double-sampling extended-counting ADC

Extended-counting analog-to-digital conversion combines the accuracy of /spl Sigma//spl Delta/ modulation with the speed of algorithmic conversion. In this paper, a double-sampling technique is introduced for this type of converter. It is based on a variant of the fully floating bilinear integrator. This way, the clock frequency of the converter is almost halved. An experimental converter was designed in a 0.6-/spl mu/m CMOS technology for a bandwidth of 500 kHz at a 3.3-V supply. In the switched-capacitor implementation, the hardware is extensively reused. This way, the converter can be realized with only one operational amplifier. On the other hand, compared to alternative implementations, the amount of switches is increased. These are designed carefully in order not to degrade the performance. The converter converts a sample in 24 clock cycles and achieves a dynamic range of 87 dB. The peak signal-to-noise ratio (SNR) and signal-to-noise-plus-distortion ratio (SNDR) were measured to be 82 and 81 dB, respectively. The power consumption was 28-mW analog and 20-mW digital. The converter core occupies 0.7 mm/sup 2/ including digital logic.     

A semi-synchronous SAR ADC

A semi-synchronous clocking scheme is proposed for successive approximation register (SAR) analog-to-digital converters (ADCs). The conversion time is dynamically allocated to the comparator decision and to the DAC settling in every bit cycle. This significantly improves the conversion speed.