高速SDH帧同步系统性能与同步码组选择

介绍了高速 SDH系统中的帧同步器的设计 ,分析了影响帧同步器性能的参数选择。在分析的基础上 ,以 STM- 4为例选择帧同步器参数和帧同步码组 ,实现了一种应用于高速SDH系统的并行帧同步器的设计。     

高速SDH复接器帧同步系统的设计和性能分析

本文介绍了一种应用于SDH系统中的容错帧同步器的设计,分析表明此方法在满足ITUT建议的前提下,提高了帧同步器的性能。本文在分析的基础上,选择参数,实现了一种应用用于高速SDH系统的并行帧同行器的设计。     

县话传输网向SDH网发展的思考

介绍SDH传输系统的特点、STM-1的帧结构、引入方案、本地网引入SDH的思考.     

STM-1段开销处理系统的可设计性测试

本文依据ITU关于同步数字体系SDH的建议,设计实现了STM-1段开销处理系统,重点完成了该系统的可设计性测试,并给出了通过该系统验证的测试方案.     

SDH网络分析测试仪发送模块的设计

提出了一个SDH网络分析仪发送模块的设计方案,可以实现SDH网络分析测试仪发送模块所需的功能--能够产生符合ITU-T G.707标准STM-I、STM-4、STM-16、STM-64帧结构的光信号以及符合ITU-T G.704标准的E1、E3、E4、DS1、DS3各种PDH电信号,同时还能插入各种相关的报警和误码,并提供指针调整功能.所设计的发送模块不仅可以作为SDH网络分析仪中重要的组成部分,也可以作为信号源为各种SDH设备的研发和调试提供标准的SDH信号.     

SDH帧定位芯片研究与开发

提出了一种SDH帧定位芯片的设计方案,能够定位符合ITU-T G.707标准STM-1、STM-4、STM-16与STM-64帧、调节字节中的比特位、并行64位解扰码、数据转换、LOF告警检测和OOF告警检测功能。通过编写RTL代码与仿真,FPGA硬件平台验证、与相关SDH测试仪器对接验证,已广泛应用于SDH检测仪表和SDH设备等SDH相关产品研发。     

SDH网络分析仪接收模块的设计

提出了一种SDH网络分析仪接收模块的设计方案,它能够分析与处理符合ITU-T G.707标准STM-1、STM-4、STM-16、STM-64帧结构的光信号、以及符合ITU-T G.704和ITU-T G.751标准的E1、E3、E4、DS1、DS3帧结构的各种PDH信号.同时,还能对帧结构中的所有开销字节进行分析与告...     

10Gbit/s甚短距离并行光传输模块与实验系统

介绍符合OIF-VSR4-03.0规范的10Gbit/s甚短距离(VSR)实验系统研究.该系统由16×622Mbit/s到4×2.488Gbit/s转换集成电路、自制12通道850nm垂直腔面发射激光器(VCSEL)并行光发射模块和商用12通道并行接收光模块构成.用一片FPGA实现转换芯片的全部功能,采用基于二分查找法的SDH STM-64/OC192 并行帧对齐及同步算法,大大提高了转换芯片的工作速度和节省了逻辑资源,自制12通道VCSEL并行发射模块工作速率达到12×2.488Gbit/s的设计指标.在SDH STM-64/OC192 10Gbit/s测试仪点到点的传输系统测试中,采用5米的12芯400MHz·km 62.5μm多模带状光纤互联,系统误码率低于1×10^-14.     

STM-1解扰系统的并行化技术研究与ASIC设计

依据ITU-TG.707/Y.1322建议中给出的串行扰码算法推导出并行扰码算法,并由此算法设计出SDH8路并行扰码/解扰器。采用FPGA对该设计加以验证,证明设计方案是可行的。在此基础上,采用ASIC设计方法设计实现了STM-1解扰系统。     

高速大容量FIFO的设计

为了解决标清数字视频的帧同步器中的帧缓冲器设计问题,文中描述了一种可以支持实时数据流处理的高速大容量FIFO设计方法.该方法用SDRAM做为存储体,用FPGA设计双口SDRAM状态机控制SDRAM工作,并在FPGA内部实现数据接口同步,对数据流进行流水线式处理,完成数据的无缝缓冲,保证输入输出数据流的连续性.通过下载调试,该FIFO设计方法可用做视频帧同步器中的帧缓冲器.     

甚短距离光传输系统并行帧同步电路的设计与实现

根据甚短距离(VSR)光纤传输系统中转换接收芯片帧同步系统的设计思想,参考ITU-T关于同步数字系列(SDH)技术的建议,分析了帧同步系统的关键性能参数,结合具体硬件电路的设计,选取了合适的参数.在此基础上,用Verilog HDL语言设计了帧同步系统,选用Altera公司的Stratix EPlS25F780C5,对电路进行了仿真模拟.作为VSR实验系统关键电路之一,帧同步系统通过在系统测试,测试结果显示该帧同步系统能够在实际中应用.     

SDH专用集成电路设计中的并行处理方法

ＳＤＨ的发展带动了ＳＤＨ专用集成电路ＡＳＩＣ的发展,ＳＤＨ专用ＡＳＩＣ也促进了ＳＤＨ的发展,由于ＳＤＨ处理的信号速率高,而现有的大规模ＣＭＯＳ集成工艺在速率和功耗等方面给出ＡＳＩＣ的设计提出了一定的限制,从而给ＳＤＨ专用集成电路设计带来了困难。     

SDH传输系统中帧定位电路设计

为了更加有效与便捷地识别SDH（Synchronous digital hierarchy,同步数字体系）中帧的起始位置,保证帧同步的正确性,提出了一种SDH传输系统中帧定位电路的设计方法。通过反复调用模块与指示帧告警信号相结合的方法,防止帧定位产生伪同步与真失步现象。并采用Veri l og语言对设计进行了RTL级的描述、仿真和综合,最终以ASIC方式得到实现。该设计方法与传统设计方法相比,更加方便简洁地实现了较复杂的帧定位过程。实验证明该设计能够完成帧定位的过程。     

E1—VC4的SDH集成化系统设计

介绍一种SDH系统专用集成电路的设计,它可以从VC4信号中任意上下分插出多达21个E1信号,包括E1的线路编解码及数字解同步器,码速调整及去调整,VC12开销的终结及生成,TU12的指针调整及解释,VC4的合成及分解,电路设计既充分考虑ITU－T的标准,又结合实际系统设计,克服了以前电路的缺点,具有规模大,功能完善,性能优越的特点。     

深亚微米ASIC设计中的时序约束与静态时序分析

在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积、负载等多方面的约束,并自始至终使用这些约束条件来驱动电路设计软件的工作.文中介绍了设计中所需考虑的各种时序约束,并以同步数字系列(SDH)传输系统中8路VC12-VC4 E1映射电路设计为例,详细说明了设计中所采用的时序约束,并通过静态时序分析(STA)方法使电路时序收敛得到了很好的验证.     

SDH专用集成电路的FPGA验证

在专用集成电路的设计中,采用ＦＰＧＡ来验证专用集成电路的功能是一个重要而必不可少的过程,本文介绍了用２片Ａｈｅｒａ公司的ＦＬＥＸ１０Ｋ系列ＦＰＧＡ验在规模 和集成电路功能的过程,给出了在和集成电路设计中充分利用工具和原有集成电路的设计成果进行ＦＰＧＡ验证的步骤,并提出了如何解决验证过程中遇到的一些疑难问题。     

SDH中复用段适配功能的实现方案

本文分析了SDH（synchronous digital hierarchy)中复用段适配功能（MSA Function)模块的输入、输出数据流的波动并由此对两种可实现的方案进行了比较,并作出相应的选择。使用所选方案设计的MSA功能专用集成电路设计已经通过了验证,达到了ITU－T所要求的逻辑功能。     

光纤通信复用段适配专用集成电路的设计

本文分析了光纤通信同步数字体系SDH(Synchronous Digital Hierarchy)中复用段适配功能(MSA:Multiplex Section Adaptation Function)模块的输入、输出数据流的波动,提出了一种产生其中的先进先出存储器(FIFO)数据量监控信号的算法.使用该算法的MSA功能专用集成电路设计用深亚微米加工技术实现,达到了ITU-T所要求的逻辑功能和性能指标.