一种新的光纤通信8B/10B编解码实现方法研究

本文研究了8B／10B编码规则及其内在相关性，提出了一种查表和逻辑运算相结合的新的8B／10B编、解码方法，具有运算量小、编解码同步好、速度快、可靠性高等优点。该方法通过硬件描述语言Verilog HDL实现编解码算法的描述，并通过高性能的FPGA器件进行仿真和综合，实现了具体的硬件电路，并验证了设计方法的有效性和可行性。采用该方法可实现不同速率的高速8B／10B编解码模块或芯片的设计。     

基于逻辑设计的光纤通信8B/10B编解码方法研究

本文研究了8B/10B编码中的内在相关性，并在此基础上提出一种基于逻辑设计的编、解码方法，以达到简化实现结构，用于大规模集成电路设计的目的。仿真结果证明本方法的逻辑运算量小、速度快、可靠性高。同时根据仿真需要，采用0．25μmCMOS工艺制作了编解码芯片中TSPC结构D触发器，其电路面积仅为200μm2。经测试，芯片的工作频率可从150MHz一直到2．37GHz。在50欧姆负载条件下，2．37GHz时钟的二分频信号的电压峰—峰值为1．58V，信号占空比为49％，相位抖动为4ps rms。该测试结果为采用本方法设计不同速率的超高速编解码芯片奠定了基础。     

万兆以太网技术的研究与实现

为了提高通信系统的数据吞吐量,增加系统集成度,在IEEE 802.3ae标准的基础上,对万兆以太网技术进行了研究并实现。万兆以太网技术是基于FPGA实现的,FPGA完成的主要工作包括:完成与上层软件的指令和数据交互、数据的组帧/解帧、与物理层的接口管理等。物理层发送端主要完成数据对齐、变速并加扰、并串转换等工作,将串行数据发送给光电转换模块,接收端正好相反。经过万兆以太网标准仪器测试,传输速率达到了10 Gb/s,大大提高了系统间数据传输的速度和效率,简化了系统结构。     

LVDS中8B/10B编码解码器的设计与实现

在研究了8B/10B编码原理的基础上,针对在LVDS中的应用,提出了一种简单、实用的8B/10B编码解码器的实现方法,并采用VHDL语言进行了设计实现,且完成功能仿真和FPGA验证,编码解码的设计方案数据传输稳定,符合在LVDS中应用的设计要求.     

万兆以太网物理层技术

本文介绍了IEEE802.3ae标准中万兆以太网物理层应用参考模型及电平接口,分析了万兆以太网物理层10GBASE-X、10GBASE-R和10GBASE-W中编码子层(PCS)的工作原理,给出了两种物理介质相关子层关键电路芯片:10Gb/s时钟恢复电路芯片、12(3.125Gb/s激光驱动器芯片的测试结果.     

万兆布线和万兆以太网的标准发展

2010年,美国西蒙公司以未来战士形象震撼面世,一身盔甲喻示着屏蔽,一把亮剑喻示着光纤,6A类屏蔽／7类＋光纤将是数据中心等应对10G及更高应用的必然选择。下面我们就从标准的角度来阐述这一趋势。     

万兆以太网物理层编码子层转换芯片研究

研制了符合IEEE802.3ae万兆以太网10GBASE-R标准物理层编码子层转换芯片,该转换芯片采用单片FPGA进行10GBASE-R标准中万兆以太网16比特接口(XSBI)与10Gb介质无关接口(XGMII)的相互转换,实现了物理层编码子层(PCS)的全部功能,并在万兆以太网物理层传输实验系统中进行了验证。     

万兆以太网物理层转换芯片研究

研究符合IEEE802.3ae标准的万兆以太网10GBASE-X和10GBASE-R物理层技术,采用商用FPGA实现了万兆以太网16比特接口(XSBI)和10GE连接单元接口(XAUI)的相互转换。该转换芯片实现了物理编码子层(PCS)、物理介质连接子层(PMA)的全部功能。采用商用评估板进行测试,在接收端恢复出万兆以太网帧结构数据,逻辑功能正确。     

SATA高速串行总线8B／10B编解码模块设计新方法

8B／10B直流平衡编码是一种高性能的串行数据编码,该编码方式被应用于SATA高速串行总线中,本文针对SATA2.0协议中8B／10B编解码提出了一种新的设计方法,该方法具有速度快,运算量小、可靠性高等特点,此设计用Verilog HDL语言实现,并用MODELSIM仿真软件进行了仿真测试。     

万兆以太网的技术特点及应用

本文主要介绍了万兆以太网的技术特点,分析了万兆以太网模型,同时对万兆以太网技术的应用前景进行了分析。     

一种新的8B/10B编解码方案设计与实现

对现有不同的8B/10B编解码方案进行了介绍和分析,同时研究8B/10B的编码特点和内在相关性,在此基础上提出一种可移植性SB/10B编解码方法,用VHDL语言进行设计,给出了仿真和综合结果.将其嵌入到FPGA中可构成一个资源占用少、速度快、可靠性高、可移植的IP核,实现了具体的硬件电路,验证了设计方法的有效性和可行性.     

一种新的8B/10B编解码设计

在分析8B/10B编解码规则和输入信号与对应数据间逻辑关系的基础上,提出了一种新的编解码和游程值计算方法,完成了编解码电路的可综合Verilog HDL语言设计,并在Quartus Ⅱ和ModelSim软件环境下实现了电路综合及仿真。仿真结果表明,该方法与现有8B/10B编解码方案相比,最大工作频率显著提高,资源占用相对较少且可靠性得到增强。     

万兆以太网时钟产生电路设计

给出了基于 0 .2 um Ga As PHEMT工艺的 10 GHz单片频率综合器的系统模型、电路结构、性能分析、版图设计以及仿真结果 ,并简单介绍了工艺特点。整个芯片由压控振荡器、分频器、鉴相器以及低通滤波器组成。在 ADS软件下的仿真结果表明 :芯片采用 3 .3 V单电源供电 ,总功耗为 40 0 m W,输出功率为 -15 d Bm,工作频率 9.5 GHz～ 11.0 GHz,相位噪声 -95 d Bc/Hz@1MHz,输出信号的峰峰值抖动约为 2 ps。整个芯片面积为 1.2 5× 1.3 5 mm2 ,适合作为万兆以太网的时钟产生电路     

10/100 Base-T以太网物理层的硬件验证

以10/100 Base-T以太网物理层的设计为基础,分别介绍了系统级芯片数字部分的硬件加速仿真,及借助FPGA实现数模混合验证的方法,并得出了两种验证方法的对比。最后,给出了10/100 Base-T以太网物理层芯片的流片结果。测试表明,整个系统的性能达到了设计要求。     

A dual-function mixed-signal circuit for LDPC encoding/decoding

We present a low power, dual-function encode/decode circuit for a class of reversible low-density parity-check codes. The circuit offers a small silicon footprint, by operating as an analog decoder and reusing resources to switch into a digital encode mode. In order to achieve this behaviour from a single circuit we have developed mode-switching gates. These logic gates are able to switch between analog (soft) and digital (hard) computation. Only a small overhead in circuit area is required to transform the analog decoder into a full codec. The encode operation can be performed two orders of magnitude faster than the decode operation, making the circuit suitable for full-duplex applications. The low power and small area of the circuit make it an attractive option for battery powered wireless devices. Circuit simulations indicate a decoding latency of with negligible SNR loss with respect to digital sum-product decoders.     

二维空频域光码分多址编解码方法

以哈达玛(Hadamard)矩阵为基础,给出一种二维空间相位码的编码方法,分析它的各种性能,并用这种二维空间相位码作为用户的地址码,构成一种新的空间-相位码分多址系统,使光码分多址编解码在空频域内进行,由于对空频域内的信息只作相位调制,大大提高了光传递效率。     

Phase encoding and decoding of short pulses at 10 Gb/s usingsuperstructured fiber Bragg gratings

A 7-chip, 160-Gchip/s phase-shift keyed code is assigned to short pulses after reflection from a superstructured fiber Bragg grating. The code is then recognized by a second grating, which is nominally identical to the encoder grating. Such an encoding/decoding action is required in code-division multiple-access systems and packet-switched networks     

一种新的二维OCDMA编解码方案

介绍了一种在哈达玛(Hadamard)矩阵基础上构造二维空间相位码的方法，分析它的各种性能，找到了在空频域内仅对信息相位编解码时所需要的二维光正交码，给出二维空频域光码分多址编解码的方案。     

Digital signal processors for decoding/encoding color TV signals

A set of video signal processor VLSIs has been developed using 2-/spl mu/m p-well CMOS technology. These VLSIs perform bidirectional transformation between NTSC (National Television System Committee) composite video signals and component video signals, both of which contain luminance signals and two kinds of color signals. A special circuit configuration is used for the line memory, and an automatic layout program for uniformly structured circuits is developed for the layout design of the digital filters. A design effort of only 12 man-months, which includes logic, circuit, and layout design, is required for each VLSI using CAD systems. These VLSIs have proved effective in reducing the cost of video signal transmission systems.