一种低功耗系统芯片的实现流程

随着半导体工艺技术的进步,系统芯片的集成度越来越高,功耗成为重点考虑的因素之一,尤其用于便携式设备中。本文描述了一种多电源、多电压低功耗系统芯片的实现流程。该流程基于IEEE1801(UPF)标准,采用Synopsys和Mentor Graphics公司的EDA工具,方便地实现了RTL-GDSII的整个过程。     

FPGA的低功耗技术

在许多应用中，推动FPGA普及的最大障碍就是它们相对较高的功耗。但随着工艺技术的持续微缩，许多控制漏电流的技术已经被应用在新一代FPGA上，特别是采用90nm或65nm等先进工艺的FPGA，都配备了各种不同的降低功耗方案。因此，长远来看，低功耗FPGA在技术上是可行的，而且也将成为在经济上的可行方案。     

在65nm Cyclone Ⅲ FPGA中实现低功耗

传统上,人们总是期望新一代FPGA具有更好的特性和性能.然而,设计工程师必须将这些新特性和高性能集成在与上一代产品相同、甚至更小尺寸的芯片上,并要保持芯片功耗不变.此外,某些应用还必须要满足一些特殊的功耗要求.结果,功耗在设计工程师的FPGA选择标准中扮演了越来越重要的角色.     

一种LTE终端空闲状态的低功耗技术

低功耗技术是LTE（Long Term Evolution）系统设计的一项关键技术,其终端的待机时间与空闲状态的低功耗技术密切相关。文章结合LTE系统的技术特点,深入研究LTE终端在空闲状态下的低功耗技术,并提出了一种合理有效的方案,这对于推动LTE产业的发展有着重大的技术意义和现实意义。     

具有低功耗意识的FPGA设计方法

在线座谈（Online Seminar）是中电网于2000年推出的创新且爱务,通过“视频演示＋专家解说＋在线问答”三位一体相结合的形式,充分发挥网络平台的便捷性。实现了先进半导体技术提供商与系统设计工程师的实时互动交流,其形式和内容都广受电子行业工程师的好评。本刊每期将挑选一些精华内容整理成文,以飨读者。欲了解更多、更详细的内容,敬请登录http：／／seminar．eccn.com。     

低功耗的IGLOO系列FPGA

IGLOO系列FPGA的静态功耗仅为5μW。在IGLOO FPGA中，Cortex—M1核在静态模式下仅消耗24μA，在睡眠模式下更低至3μA。IGLOO采用创新的Flash Freeze模式，使到器件可在保存SRAM和寄存器数据的同时简便地进入或退出超低功耗模式，并将静态电流降至20μA。     

高速低功耗FPGA的应用设计

现场可编程序门阵列（FPGA）是开发专用集成电路的有效手段，本文提出了一种基于Actel FPGA的高速、低功耗的应用设计技术，实践证明，效果良好。     

一种改进型低功耗判决反馈均衡器的实现方法

以文献[2]中的PIPEADFE2结构为基础提出一种改进型的PIPEADFE2结构，并在算法级进行一种适用于低功耗设计的代数变换，将其应用在复数滤波器中，得到一种改进型的低功耗判决反馈均衡器结构。在复数滤波器的应用中，相比于文献[2]中提出的1、2两种结构，这种结构在收敛速度上有所提高，而且硬件复杂度也相对较低。     

基于FPGA的机载视频显示系统的低功耗设计

机载视频显示系统需要完成对视频信号的实时低功耗处理,采用Xilinx公司新推出的Kintex 7系列FPGA作为核心处理器,并搭载高倍读/写速率的DDR3,实现了对PAL及DVI视频信号的编解码、旋转缩放等处理,系统电路设计模块化,具有较强的灵活性和扩展性。在此设计了一种基于FPGA的低功耗显示系统的硬件架构,测试结果显示,与上一代以Virtex 5 FPGA为核心的视频显示系统相比,其功耗降低了约9 W。     

低成本，低功耗FPGA

LatticeECP4FPGA系列重新定义了低成本、低功耗的中档FPGA市场：具有具有6Gb／s的SERDES,采用低成本Wire—bOnd封装,功能强大的DSP块和具有基于硬IP的通信引擎。     

A Low-Power Field-Programmable Gate Array Routing Fabric

This paper describes a new programmable routing fabric for field-programmable gate arrays (FPGAs). Our results show that an FPGA using this fabric can achieve 1.57 times lower dynamic power consumption and 1.35 times lower average net delays with only 9% reduction in logic density over a baseline island-style FPGA implemented in the same 65-nm CMOS technology. These improvements in power and delay are achieved by 1) using only short interconnect segments to reduce routed net lengths, and 2) reducing interconnect segment loading due to programming overhead relative to the baseline FPGA without compromising routability. The new routing fabric is also well-suited to monolithically stacked 3-D-IC implementation. It is shown that a 3-D-FPGA using this fabric can achieve a 3.3 times improvement in logic density, a 2.51 times improvement in delay, and a 2.93 times improvement in dynamic power consumption over the same baseline 2-D-FPGA.     

Interconnect Driver Design for Long Wires in Field-Programmable Gate Arrays

Each new semiconductor technology node brings smaller, faster transistors and smaller, slower wires. In particular, long interconnect wires in modern FPGAs now require rebuffering at interior points in the wire. This paper presents a framework for designing and evaluating long, buffered interconnect wires in FPGAs with near-optimal delay performance using HSPICE-derived delays. Given a target physical wire length, width, and spacing, the method determines the number, size, and position of buffers required to obtain the fastest signal velocity for programmable interconnect. While traditional hand-calculations used for ideal repeater placement can be used, they are not very accurate and ignore practical constraints such as the overhead effects of front-end multiplexing and driving logic, “finite” wire length, and a discrete number of repeaters. A metric introduced during the design is the “path delay profile”, or the arrival time of a signal at different points of a long wire. This method is used to design buffering strategies for interconnect based on 0.5, 2, and 3 mm wire lengths in 180 nm technology. These interconnect designs are coded into VPR along with an improved timing analyzer which accurately determines the “path delay profile” arrival times. Using VPR, average critical-path delay is reduced by 19% for 0.5 mm wires and by up to 46% for 3mm wires over previous designs.

可编程逻辑器件低功耗技术

为降低可编程逻辑器件设计中的功耗问题,必须从系统的微结构入手,采用低功耗方案降低系统的功耗。首先介绍功耗产生的原因,并通过门控技术、器件选择、寄存器传输级的优化转换和门级低功耗优化技术4个方面,阐述了如何在逻辑层面上进行低功耗设计的基本思想和主要技术。     

集成电路低功耗设计

集成电路的低功耗和散热设计是ASIC(专用集成电路)芯片发展中比较突出的问题。文中从理论上对由于寄生负载电容进行充放电、漏电流和亚阈电流造成的集成电路功耗进行了探讨,从而找出降低集成电路功耗的多种方法。     

一种基于聚类的Bus-Invert低功耗编码方法

数字系统的功耗日益成为 VL SI设计者关注的问题 ,低功耗设计已成为便携式产品和高性能系统设计的发展方向。文中将提出一种基于聚类的 Bus- Invert低功耗编码方法 ,用于系统总线和 I/0的低功耗数据编码。实例表明相对于无编码的数据 ,CBBI编码平均可减少数据线传输跳变 2 7% ,最高达 55% ,均优于同等条件下的普通 BI编码结果     

基于混合编码 DAC的低功耗 SAR ADC设计

设计了一种基于混合编码DAC的低功耗SAR ADC ．其分段电容DAC采用混合编码,减小了短时脉冲波形干扰的影响;为降低DAC寄生效应和电容阵列失配误差的影响,在DAC和比较器的版图设计中考虑了一些匹配技术．采用GF（Global Foundry）0．35μm CMOS工艺流片验证,该ADC在500 KSPS的速度下其INL在－0．6～0．4 LSB区间范围内,DNL在－0．2～0．7 LSB区间范围内,SNDR为54．13 dB ,有效位为8．7位．整个电路的功耗为537．9μW ．     

一种超低功耗5.8GHz双模前置分频器设计

基于目前流行的TSPC高速电路,利用TSMC90nm 1P9M 1.2V CMOS工艺设计了高速、低压、低功耗32/33双模前置分频器,其适用于WLAN IEEE802.11a通信标准。运用Mentor Graphics Eldo对该电路进行仿真,仿真结果显示,工作在5.8GHz时功耗仅0.8mW,电路最高的工作频率可达到6.25GHz。     

一种低功耗多谐振荡式电压频率转换器设计

提出一种新型的低功耗多谐振荡式电压频率转换器电路的设计,采用0.18μm CMOS工艺制程,拥有较大的输入电压范围,根据CSMC 0.18μm工艺参数,在Spectre上仿真。结果表明,该电路在0~1.6 V的输入电压下输出0~2.0 MHz的频率信号,灵敏度1.25 MHz/V,输出频率相对误差小于6.8%,电路的最大功耗0.23 m W。得到预期的设计结果。     

针对电压可调处理器的低功耗设计策略

在便携式系统的低功耗设计中，动态电源管理（Dynamic Power Management，DPM）和动态电压调节（Dynamic Voltage Scaling，DVS）已经成为比较通用的技术，并且很多实验数据表明DVS省电性能比DPM更为优越。本文针对电压可调的处理器，在理论证明的基础上提出了一种能够跟踪工作负载需求变化，在保证给定任务组中所有任务性能的同时实现系统能耗最优化的电压调节策略EOVSP（Energy Optimal Voltage Scaling Policy）。实验结果也表明，该策略在满足系统性能要求的前提下具有比一般DPM策略更好的省电性能。     

基于ZigBee的低功耗无线传感节点设计与实现

以CC2430芯片为核心设计一种用于温湿度测量的无线传感节点,为了降低节点功耗,在ZigBee协议栈的基础上进行改进,为传感节点设计了空闲、触发和主动等3种工作模式,使节点能够按照实际需求控制采样的时机和速率,以减少传感节点用于无线通信的能量开销,从而满足无线传感器网络对节点低功耗的设计要求,同时根据已知参数预测传感节...