基于DSP的AVS IDCT的研究与实现

离散余弦反变换是数字音视频解码算法的关键模块,研究IDCT算法的实现对提高AVS解码器速度有着重要的意义。本文主要研究了IDCT在DSP上的一种快速实现方法。论文选用TI公司TMS320DM642作为开发平台,根据DSP的特性和存储结构的特点,实现了一种适合该芯片的IDCT快速算法,极大提高了AVS解码系统的性能。     

基于DSP的JPEG图像解码算法的实现

概述了JPEG图像解码算法的基本原理，论述了JPEG图像解码算法基于DSP的实现过程，并重点讨论了JPEG图像解码中IDCT变换和Huffman解码算法的实现和优化。本文介绍的JPEG图像解码算法可以应用到数码相机、多媒体手机等多种场合。     

基于ATmega128的LED屏图像数据解码设计

针对目前对全彩LED显示屏图像数据的处理需依赖计算机的情况,提出利用ATmega128单片机实现JPEG图像解码的方法,并利用此方法实现了通过GPRS网络对全彩LED显示屏图像数据的远程传输.针对ATmega128的资源和性能特点,对JPEG解码进行了可行性分析.重点论述Huffman解码、IDCT解码和图像缩放的优化算法在ATmega128单片机上的实现.由于图像的处理在单片机上实现,降低了产品的成本,具有较强地生产实用性.     

视频压缩在视频监控系统中的应用

本文介绍了视频服务器的组成及常见的图象压缩标准,通过深入研究H.263视频压缩算法,针对视频监控应用提出三点改进.研究了DCT/IDCT快速算法,并直接采用MMX实现了DCT/IDCT和运动向量估计等大运算量模块,完整地实现了整套基于H.263的软件监控系统,在实际中得到较好的应用.     

一种自适应降低计算复杂度的视频解码方法

在研究了离散余弦变换的频域分辨率与时域分辨率的转换关系的基础上,提出了一种基于自适应降阶IDCT的低复杂度视频解码方法.根据DCT系数块中非零系数的个数,对DCT系数进行自适应降采样.对降采样后的DCT系数块进行降阶的IDCT变换,再对变换后的块在时域中进行线性插值,最终实现解码.降阶IDCT处理降低的解码时间弥补了插值耗费的时间,还使解码的整体复杂度降低.测试结果表明,该方法解码时间可以节省60%-80%,而PSNR损失仅为0.3～0.7dB.     

基于DA的高性能2-D IDCT处理器设计

为提高2-D IDCT的解码速度,文中设计了一种基于DA的2-D IDCT处理器.该处理器在算法上用1-D IDCT实现2-D IDCT,用Chen算法实现1-D IDCT,用DA实现乘加结构.通过将输入数据分成高6位和低6位两组加快了处理器的速度,通过查找表的共用及将输入数据投影到(-1,1)的编码减少了查找表的数量及大小.通过在Q0上预存四舍五入值省去了四舍五入所需的加法运算.使用Altera的EP2C20F484C7对该处理器进行综合,时钟最高频率可达165.37MHz.     

一种高度并行无乘法器结构的二维IDCT协处理器设计

介绍了一种适用于MPEG-4视频简单层解压缩应用的二维IDCT协处理器。该处理器采用Loeffler架构的IDCT快速算法,并使用加法和移位运算代替IDCT快速算法中的浮点乘法运算单元,用高度并行流水VLSI结构加快数据处理速度,采用一维的IDCT单元的复用的方式来实现二维的IDCT运算。在满足处理速度和精度要求的基础上,利用较少的晶体管数目实现了一种高性能的二维IDCT处理器。该方案已经应用于一款SOC芯片中的硬件MMA(多媒体加速单元)中,IDCT的运算精度也得到了验证。     

一种基于SoC的MPEG-4视频解码加速器

实现了一种应用于系统芯片（SoC）的MPEG-4视频解码加速器。该解码器可完成MPEG-4解码中计算量最大的离散余弦变换（IDCT）、反量化（inverse quantization）和运动补偿叠加（reconstruction）。本文通过算法、总线接口、存储器结构以及硬件开销方面的优化,使得在满足MPEG-4实时解码的基础上,加速器占用SoC系统芯片的总线带宽和硬件面积尽量的小,并有利于存储器的复用。经实验验证,本设计可以对MPEG-4简单层（simple profile）实时解码。     

图像编解码中IDCT的FPGA实现

在MPEG解码电路中,IDCT是整个解码过程中运算量最大的一部分。介绍一种基于查找表(LUT)实现IDCT的方案,并用Verilog语言在FPGA芯片上得到了实现。     

数字视音频解码中IDCT的FPGA实现

在MPEG视音频标准中,使用DCT(离散余旋变换)/IDCT(反离散余旋变换)来压缩数据。在数字视音频MP3解码电路中,IDCT是整个解码过程中运算量最大最耗时的一部分,因此IDCT的速度对整个MP3解码进程的速度起着极为关键的作用。在众多的解码过程实现方案中,用芯片实现是速度最快的一种方案。本方案是用RTL级的Verilog语言进行描述,用Synplify Pro综合成门级电路,然后用ModelSim仿真通过后,下载到X ilinx公司的V irtex的FPGA中。结果表明:电路工作正确可靠,速度上能满足MP3的实时播放要求。