DDRⅠ/Ⅱ的信号品质测试

本文论述了利用安捷伦的DDR分析软件去解决传统示波器分析DDR信号不足,并详细剖析了DDR分析Read和Write周期信号的变化情况.     

测试和测量

超快速逻辑分析仪U4154A AXIe逻辑分析仪具有业界领先的状态捕获速率:68通道时为4Gb/s,136通道时为2.5Gb/s;并且可以在业界最小的100ps×100mV眼张开度上稳定地捕获数据。U4154A AXIe逻辑分析仪模块配合相关探头和功能强大的分析软件可以为DDR存储系统、高速ASIC、模数转换器和工作速率高达4Gb/s的FPGA的测试提供关键性能保证。U4154A的专利眼图扫描技术只用很短时间就可以完成DDR系统全部信号的信号完整性的扫描。B4622A DDR2/3协议一致性测试和分析     

基于Cadence的DDRⅡ仿真设计

针对DDRⅡ设计中高速信号的完整性和时序匹配问题,使用EDA工具Cadence仿真设计了DDRⅡ存储器的印制板。通过Cadence软件建立DDRⅡ信号拓扑结构、仿真信号的串扰、码间干扰、过冲等与信号质量相关的参数,从仿真波形中可以测量出与信号时序相关的参数,从而计算出信号的时序裕量,并为DDRⅡ信号设置约束进行布线。布线完成后,使用Cadence软件进行板后仿真,验证DDRⅡ信号的完整性和时序关系。并根据仿真结果,总结出部分设计规则。     

基于FPGA的DDR2 SDRAM接口信号完整性设计与验证

对高速DDR2 SDRAM接口信号进行完整性仿真分析,并根据仿真结果得到相应PCB设计规则,最终通过使用FPGA实现了对大容量DDR2 SDRAM的读写控制,板卡验证测试,达到了预期的效果。     

一种改进型的DDR2信号设计方法

本文针对利用传统方法设计的DDR2,其信号品质不佳的问题,提出新的DDR2设计方案,并对设计结果进行仿真验证,根据仿真后得到的眼图,调整设计方案,得出最优的信号输出,从而达到改善DDR2信号完整性的目的。     

一种基于DSO的DDR2深存储设计

深存储是数字示波器三大性能指标之一,应用DDR2能够提高数字示波器的存储深度。基于DSO的DDR2深存储技术,本文设计了由1GbitDDR2实现最大128MB存储深度的深存储系统,重点介绍了设计的整体思想,时钟控制设计以及DDR2数据读写控制等关键技术;同时,给出了DDR2深存储后的信号实时采集数据的实验结果并作了详细的分析。     

使用基于区域的触发调试DDR内存接口

正DDR总线协议允许信号在不活动时进入空闲状态或三态。在DDR接口上调试或执行JEDEC合规性测量时,通常只需在使用示波器采集的信号的合格部分执行某些测量,如在READ或WRITE突发期间或在总线与特定rank的事务中。在DDR上捕获和找到正确的波形部分并进行分析极具挑战性,因为它可能要求采集和分类数千     

基于仿真的信号完整性设计与分析

描述了基于155M DDR数据双向与VSC9118互连信号完整性仿真,重点分析了几种串联电阻位置对数据传输信号的影响及传输结构.给出了仿真结果并分析了波形畸变的原因.     

DDR2高速PCB设计和信号完整性分析

随着现代高速电路设计的发展,DDR2因其内存强大的预读取能力成为许多嵌入式系统的选择。然而,DDR2的仿真工作不仅繁琐耗时量大,对EMI的仿真也比较困难,给PCB设计也带来了大量的工作难点。文中针对DDR2高速电路中存在的信号完整性问题进行了分析,提出了PCB设计要点。并以单个DDR2存储器与控制器间的PCB设计为例,对如何在减少仿真工作的情况下成功完成一个可用的设计进行了论述。     

DDRⅠ/Ⅱ信号的品质测试

随着DDR存储技术的发展,工程师在工作中涉及到DDR的机会也越来越多,更多的公司,包括芯片设计、DIMM和系统厂商,正面临着性能验证和测试的难题.除了产品互通性问题和信号品质,工程师甚至还需要结合EDA设计软件仿真分析电路信号完整性.     

Large signal and noise properties of heterojunction AlxGa1-xAs/GaAs DDRIMPATTs

Simulation studies are carried out on the large signal and noise properties of heterojunction (HT) Al_xGa_1-xAs/GaAs double drift region (DDR) IMPATT devices at V-band (60 GHz). The dependence of Al mole fraction on the aforementioned properties of the device has been investigated. A full simulation software package has been indigenously developed for this purpose. The large signal simulation is based on a non-sinusoidal voltage excitation model. Three mole fractions of Al and two complementary HT DDR structures for each mole fraction i.e., six DDR structures are considered in this study. The purpose is to discover the most suitable structure and corresponding mole fraction at which high power, high efficiency and low noise are obtained from the device. The noise spectral density and noise measure of all six HT DDR structures are obtained from a noise model and simulation method. Similar studies are carried out on homojunction (HM) DDR GaAs IMPATTs at 60 GHz to compare their RF properties with those of HT DDR devices. The results show that the HT DDR device based on N-Al_xGa_1-xAs/p-GaAs with 30% mole fraction of Al is the best one so far as large signal power output, DC to RF conversion efficiency and noise level are concerned.     

基于FPGA和DDR的高效率矩阵转置方法

用可编程门阵列(FPGA)作为主处理芯片实现雷达信号处理时,大阶数矩阵转置经常由于双倍速率同步动态随机存储器(DDR)的跳行访问速率而成为系统处理速率的瓶颈。文中分析了DDR的读写机制,对DDR读写时间的组成进行了定量分析,提出了一种提高矩阵转置效率的分块式矩阵转置方法。该方法采用矩阵分块技术,使矩阵转置时DDR的读写速率得以均衡,从而提高DDR读写的平均效率。文中提供了矩阵转置效率的实验室实测数据,验证了该方法的有效性。该方法已在工程实践中得到了成功的应用。     

基于ANSYS 的DDR4 SDRAM 信号完整性仿真方法研究

半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic Random Access Memory, DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS 软 件和IBIS 5. 0 模型的DDR4 SDRAM 信号完整性仿真方法。利用IBIS 5. 0 模型中增加的复合电流(Composite Current) 、同步开关输出电流等数据,对DDR4 SDRAM 高速电路板的信号完整性进行更准确的仿真分析。仿真结果 表明:高速信号在经过印制板走线和器件封装后,信号摆幅和眼图都有明显恶化;在仿真电路的电源上增加去耦 电容后,信号抖动和收发端同步开关噪声(Synchronous Switching Noise, SSN)都得到明显改善;在不加去耦电容的 情况下,将输入信号由PRBS 码换成DBI 信号,接收端的同步开关噪声有所改善,器件功耗可以降为原来的一半。     

Large signal and noise properties of heterojunction AlxGa1-xAs/GaAs DDRIMPATTs

Simulation studies are carried out on the large signal and noise properties of heterojunction (HT) Al_xGa_1-xAs/GaAs double drift region (DDR) IMPATT devices at V-band (60 GHz). The dependence of Al mole fraction on the aforementioned properties of the device has been investigated. A full simulation software package has been indigenously developed for this purpose. The large signal simulation is based on a non-sinusoidal voltage excitation model. Three mole fractions of Al and two complementary HT DDR structures for each mole fraction i.e., six DDR structures are considered in this study. The purpose is to discover the most suitable structure and corresponding mole fraction at which high power, high efficiency and low noise are obtained from the device. The noise spectral density and noise measure of all six HT DDR structures are obtained from a noise model and simulation method. Similar studies are carried out on homojunction (HM) DDR GaAs IMPATTs at 60 GHz to compare their RF properties with those of HT DDR devices. The results show that the HT DDR device based on N-Al_xGa_1-xAs/p-GaAs with 30% mole fraction of Al is the best one so far as large signal power output, DC to RF conversion efficiency and noise level are concerned.     

基于Xilinx V5的DDR2数据解析功能实现

介绍了一种基于Xilinx V5芯片的硬件板卡上,利用Verilog硬件编程语言,来实现DDR2对数据文件解析的目的：分析了CPCI总线与FPGA之间的通信特点;然后根据收到的数据文件要求,介绍了DDR2的使用方法;最后介绍了对信号波形进行验证的方法.可利用示波器对解析过程中的信号波形进行监测,以验证解析结果.经过实践证明,解析出的数据信号波形信号严格按照文件中的参数要求生成,该信号波形相位稳定,延时准确.能广泛应用于雷达模拟器以及雷达信号处理领域.     

高速PCB设计中的差分等长处理及仿真验证

在进行高速PCB(Printed Circuit Board)设计时,通常需要对差分信号线的相对时延进行控制,以满足信号完整性要求,因此,如何处理差分线的等长,是需要解决的一个问题。通过分析不同相对时延对差分及共模信号波形的影响,得出相对时延对信号的影响及与信号的上升/下降时间有关,并给出了确定信号上升/下降时间的方法,最后对DSP(Digital Signal Processor)和DDR3(Double Data Rate Tree)内存之间的信号进行了仿真分析,验证了前述分析结果的正确性。     

基于PCI及DDR的光纤接口CCD图像采集卡设计

综合PCI、DDR、FPGA、光纤等技术,设计了一款远程高速CCD图像采集卡.采集卡用光纤传输信号,并使用DDR SDRAM作为数据缓存,采用 EP2C35F484C8芯片实现采集卡的逻辑控制以及DDR的控制器,采用PCI9054桥接芯片实现PCI接口.以Numega公司的DriverWorks作为开发工具开发了基于Windows下的WDM模型的系统驱动程序,用VC6.0开发了基于Windows平台的可视化应用程序.     

Quick System-Level DDR3 Signal Integrity Simulation Research

Double data rate synchronous dynamic random access memory (DDR3) has become one of the most mainstream applications in current server and computer systems. In order to quickly set up a system-level signal integrity (SI) simulation flow for the DDR3 interface, two system-level SI simulation methodologies, which are board-level S-parameter extraction in the frequency-domain and system-level simulation assumptions in the time domain, are introduced in this paper. By comparing the flow of Speed2000 and PowerSI/Hspice, PowerSI is chosen for the printed circuit board (PCB) board-level S-parameter extraction, while Tektronix oscilloscope (TDS7404) is used for the DDR3 waveform measurement. The lab measurement shows good agreement between simulation and measurement. The study shows that the combination of PowerSI and Hspice is recommended for quick system-level DDR3 SI simulation.