基于ADF4157的∑-△小数分频锁相环频率合成器设计

该文应用ADF4157PLL集成芯片实现∑-△小数分频锁相技术,重点讨论了1.35GHz～2.35GHz频段∑-△小数分频频率合成的原理和实现方法.其相位噪声曲线图与传统的FPGA合成算法实现的结果基本一致.实验数据充分证明了∑-△小数分频PLL集成芯片可以替代传统的FPGA合成算法,具有易调试、集成度高、一致性好等优...     

串行输入PLL集成频率合成器MB15A02及其应用

MB15A02是日本富士通公司开发的集成PLL频率合成器。它采用变模分频技术。是一个单片串行输入PLL频率合成器。MB15A02具有如下特点：     

采用FPGA集成DSP功能提高成像应用的性能

在Cyclone(R)FPGA(R)中实现Altera(R)Nios(R)处理器的解决方案,其最新的低成本FPGA能够将一个完整的32位RISC处理器和存储器模块、PLL以及大量的逻辑资源集成到一起,实现专用视频信号处理功能.在FPGA中集成PLL可以解决与电路板级多时钟系统相关的大量问题.     

基于FPGA的新的DDS+PLL时钟发生器

针对直接数字频率合成(DDS)和集成锁相环(PLL)技术的特性,提出了一种新的DDS激励PLL系统频率合成时钟发生器方案。且DDS避免正弦查找表,即避免使用ROM,采用滤波的方法得到正弦波。     

一种新型的全片内低噪声CMOS低压差线性稳压器

提出了一种全片内集成的低噪声CMOS低压差线性稳压器(LDO).首先建立传统LDO的噪声模型,分析了关键噪声来源并提出采用低噪声参考电压源来降低LDO输出噪声的方法.其次,提出一种带数字校正的基于阈值电压的低噪声参考电压源,用TSMC 0.18μm RF CMOS工艺设计并完成了为低相位噪声锁相环(PLL)电路供电的全片内集成低噪声LDO的流片和测试.该LDO被集成于高性能射频接收器芯片中.仿真结果表明,LDO的输出噪声低于26nV/√Hz@100kHz,14nV/√Hz@1MHz,电源抑制比达到-40dB@1MHz,全频率范围内低于-34dB.测试结果表明采用该低噪声LDO的PLL电路与采用传统LDO的PLL电路相比,其相位噪声降低6dBc@lkHz,低2dBc@200kHz.     

一种新型的全片内低噪声CMOS低压差线性稳压器

提出了一种全片内集成的低噪声CMOS低压差线性稳压器(LDO).首先建立传统LDO的噪声模型,分析了关键噪声来源并提出采用低噪声参考电压源来降低LDO输出噪声的方法.其次,提出一种带数字校正的基于阈值电压的低噪声参考电压源,用TSMC 0.18μm RF CMOS工艺设计并完成了为低相位噪声锁相环(PLL)电路供电的全片内集成低噪声LDO的流片和测试.该LDO被集成于高性能射频接收器芯片中.仿真结果表明,LDO的输出噪声低于26nV/√Hz@100kHz,14nV/√Hz@1MHz,电源抑制比达到-40dB@1MHz,全频率范围内低于-34dB.测试结果表明采用该低噪声LDO的PLL电路与采用传统LDO的PLL电路相比,其相位噪声降低6dBc@lkHz,低2dBc@200kHz.     

基于DDS+PLL技术的高频时钟发生器

针对直接数字频率合成(DDS)和集成锁相环(PLL)技术的特性，提出了一种新的DDS激励PLL系统频率合成时钟发生嚣方案。分析了频率合成系统相位噪声和杂散抑制的方法，介绍了主要器件AD9854和ADF4106的性能。     

基于PLL和TDA7010T的无线收发系统设计

设计一种基于PLL和TDA7010T的无线收发系统.该系统由发射电路、接收电路和控制电路3部分组成.发射电路采用FM和FSK调制方式,用锁相环(PLL)稳定载波频率,实现模拟语音信号和英文短信的发射.接收电路以TDA7010T集成器件为核心,外围电路简单,工作稳定可靠.而控制电路由单片机AT89S51、编码器PT2262、解码器PT272组成,实现英文短信的编写和显示.     

如何选用基于PLL的时钟源

基于PLL电路的时钟源,它不仅是PC主板上普遍采用的时钟源,同时还可用于其他电子系统。现在PLL时钟源的种类很多,它们中的大部分可归为以下三类:零延迟缓冲器、频率合成器和集成时钟发生器/缓冲器。     

如何选用基于PLL的时钟源

基于PLL电路的时钟源,它不仅是PC主板上普遍采用的时钟源,同时还可用于其他电子系统。现在PLL时钟源的种类很多,它们中的大部分可归为以下三类:零延迟缓冲器、频率合成器和集成时钟发生器/缓冲器。     

一种通用宽带FM解调电路的设计

实现了一款可用于卫星接收系统中频段电视信号的解调电路.该芯片的设计基于BiC-MOS工艺.采用5 V电源电压供电,利用单片锁相环(PLL)实现宽带FM解调,外围器件只包括本地振荡维持网络和环路反馈元件,PLL工作频率可达800 MHz.芯片内部还集成了自动增益控制(AGC)、模拟自动频率控制(AFC)模块.该芯片具有较高的信号接收灵敏度.     

基于ADF4360-7的宽带雷达信号源设计

通过分析数字直接合成技术(DDS)和锁相环技术(PLL)的各自性能特点,介绍了一种采用DDS输出的低频段线性调频信号作为PLL激励源的方案来产生高频段线性调频信号,并指出了设计中需要注意的事项。在该系统中采用AD I公司新推出的芯片ADF4360-7芯片设计锁相环路,ADF4360系列芯片内部集成了VCO,这是ADF4360的一大新的特点。通过该系统实现的宽带雷达信号作为UHF雷达的信号源,其输出频率范围为590.769 MHz~609.231 MHz。     

低成本C频段宽带变频锁相源的设计与实现

选取具有数字接口、高度集成的锁相环(PLL)电路,实现了C频段5.4～6.4 GHz带宽内输出频率数控可变、步进间隔为50 kHz的宽带集成锁相源的设计方案.按照该设计方案制作完成了具体的电路,经过实验测量,验证了该电路具有较宽的工作带宽、较高的噪声抑制度,系统整体性能良好,便于数字控制,成本较低.     

用于高速CMOS图像传感器的锁相环模块

随着CMOS图像传感器(CIS)向片上系统化、高度集成化方向发展,片内锁相环(PLL)成为系统不可或缺的片上时钟模块,而高速高集成的CIS对PLL的高频时钟输出能力提出了新的挑战。介绍了一种基于0.13μm CIS工艺设计的电荷泵PLL模块,该模块工作于1.5V电压,利于控制功耗;具备压控振荡器(VCO)电流自偏置和自校准技术,可提供最高频率为480MHz的输出信号和更好的噪声性能;多种输入输出倍频可选功能使其能够满足多样化的片上时钟生成需求,提高可复用性。仿真结果表明,当实现12倍频且输出频率为480MHz时,该PLL模块输出信号的均方根周期抖动为837fs,功耗为2.817mW,满足高速CIS对时钟速度的需求,同时保证了输出时钟的低噪声和模块本身的低功耗。     

飞思卡尔采用智能雷达技术扩展Xtrinsic系列

飞思卡尔目前提供77 GHz SiGe集成芯片组,应用于汽车雷达系统中。Xtrinsic雷达芯片组包括一个发射器和带集成锁相环(PLL)的多通道接收器。公司的77 GHz技术通过发送串行外接口(SPI)命令,允许器件在远程和短程之间简单进行切换。使得同一个雷达模块可用于多个安全系统。如:自适应巡航控     

基于时钟抖动跟踪的PLL工作稳定性监测

针对复杂设备中PLL工作稳定性监测问题,建立了一种基于时钟抖动跟踪技术的PLL监测模型.采用迟延系统保证输入时钟与PLL时钟同相,消除了输入时钟抖动对PLL抖动判断的影响,利用先验知识序列消除了判断序列中确定分量,确保模型判断序列中只有PLL输出时钟抖动引起的噪声分量,利用计数器对噪声分量进行采集周期内统计,可以判定P...     

基于AD9910的跳频源设计

跳频技术由于其突出的抗干扰能力,已经在现代通信中得到了广泛的应用.跳频源的设计与实现,对与跳频技术的应 用显得至关重要.通过综合分析研究了结合 DDS 与 PLL 优点,利用PLL与 DDS 环外混频的方案设计跳频频率合成器成为合适 的选择.设计方案采用ADI公司AD9910芯片,结合ADF4360等PLL芯片实现系统...     

DDS技术及其在BITS中的应用

在频率合成(FS,Frequency Synthesis)领域中,常用的频率合成技术有模拟锁相环、数字锁相环、小数分频锁相环(fractional-N PLL Synthesis)等,直接数字合成(Direct Digital Synthesis-DDS)是近年来新的FS技术。单片集成的DDS产品是一种可代替锁相环的快速频率     

一种新型扫频仪的设计

选用了一种基于DSP与FPGA结构的新型射频扫频仪的设计方案,重点讨论了其扫频信号源的设计.分析了频率合成技术的发展趋势,介绍了PLL技术和DDS技术的原理,并在此基础上给出了以PLL+DDS方式实现的扫频信号源设计.     

ST推出90nm硬盘驱动器系统芯片

日前，广晟微电子有限公司（Rising Micro Electronics）宣布推出用于中国3G标准TD—SCDMA通信系统射频收发芯片。此次推出的TD—SCDMA射频通信芯为单片集成，采用了零中频接收技术（Zero IF）和∑-△小数分频锁相环技术（∑-△ Fractional N PLL），并拥有独立自主的知识产权。