10Gb/s 0.18μm CMOS光接收机前端放大电路

介绍了利用TSMC 0.18μm CMON工艺设计的应用于SDH STM-64速率级(10Gb/s)光接收机前端放大电路。该电路由前置放大器和作为主放大器的限幅放大器构成,其中前置放大器采用RGC形式的互阻放大器实现,限幅放大器采用改进的Cherry—Hooper结构。模拟结果表明该电路可以工作在10Gb/s速率上。     

0.18μm CMOS 10Gb/s光接收机限幅放大器

利用TSMC 0.18μm CMOS工艺设计了应用于SDH系统STM-64(10 Gb/s)速率级光接收机中的限幅放大器.该放大器采用了改进的Cherry-Hooper结构以获得高的增益带宽积,从而保证限幅放大器在10Gb/s以及更高的速率上工作.测试结果表明,此限幅放大器在10Gb/s速率上,输入动态范围为42dB(3.2mV~500mV),50Ω负载上的输出限幅在250mV,小信号输入时的最高工作速率为12Gb/s.限幅放大器采用1.8 V电源供电,功耗110mW.芯片的面积为0.7mm×0.9mm.     

10Gb/s GaAs PHEMT高增益光接收机前置放大器

基于南京电子器件研究所0.5μm GaAs PHEMT工艺,研制了一种高增益级联式光接收机前置放大器.作为前级的跨阻抗放大器的-3dB带宽为10GHz,小信号增益为9dB;作为后级的分布式放大器的-3dB带宽接近20GHz,小信号增益为12dB;级联前置放大器小信号增益达21.3dB,跨阻增益为55.3dBΩ,在输入10Gb/s非归零伪随机二进制序列下,放大器输出眼图清晰、对称、信噪比优于跨阻放大器,分布放大器不能校正的输入波形失真也得到显著改善.     

2.5Gb/s 0.35μm CMOS光接收机前置放大器设计

采用0.35 μm CMOS工艺设计并实现了用于SDH系统STM-16(2.5 Gb/s)速率级光接收机前置放大器.此放大器采用+5 V电源电压,中频增益为73 dBΩ,3 dB带宽为2.2 GHz.核面积为0.15 mm×0.20 mm.     

1OGb/s SiGe光接收机限幅放大器

给出了一个利用IBM 0.5μm SiGe BiCMOS工艺实现的10Gb/s限幅放大器.在标准的3.3V电源电压,功耗为133.77mW.在31dB的输入动态范围内,可以保持980mVpp恒定输出摆幅.     

一种基于SiGe BiCMOS工艺的单片集成光接收机前端放大电路

基于0.13μm SiGe BiCMOS工艺,设计了一种25 Gbit/s的光接收机前端放大电路单片集成的放大电路。该电路实现了光接收机前端放大电路的单片集成,并采用带反馈系统的跨阻放大器、电感峰化、自动增益控制电路等设计有效提高了增益、带宽和系统稳定性。经仿真与测试,该设计增益达到69.9 dB,带宽为19.1 GHz,并在工业级芯片工作温度(-40℃~+85℃)下带宽误差不超过0.1%。该芯片工作时需要的供电电流为45 mA,功耗为81 mW,信号抖动RMS值为5.8 ps,具有良好的性能和稳定性。本设计提供了一种能够适用于100 Gbit/s(25 Gbit/s×4线)光互连系统的设计方案,具有广泛的应用前景。     

10Gb/s GaAs PHEMT高增益光接收机前置放大器

基于南京电子器件研究所0.5μm GaAs PHEMT工艺,研制了一种高增益级联式光接收机前置放大器，作为前级的跨阻抗放大器的-3dB带宽为10GHz,小信号增益为9dB； 作为后级的分布式放大器的-3dB带宽接近20GHz,小信号增益为12dB； 级联前置放大器小信号增益达21.3dB,跨阻增益为55.3dBΩ,在输入10Gb/s非归零伪随机二进制序列下,放大器输出眼图清晰、对称、信噪比优于跨阻放大器,分布放大器不能校正的输入波形失真也得到显著改善。     

10Gb/s光接收机跨阻前置放大器芯片设计研究

采用0.18 μm BiCMOS工艺设计并实现了一种高增益、低噪声、宽带宽以及大输入动态范围的光接收机跨阻前置放大器.在寄生电容为250 fF的情况下,采用全集成的四级放大电路,合理实现了上述各项参数指标间的折中.测试结果表明:放大器单端跨阻增益为73 dB,-3 dB带宽为7.6 GHz,灵敏度低至-20.44 dBm,功耗为74 mW,最大差分输出电压为200 mV,最大输入饱和光电流峰-峰值为1 mA,等效输入噪声为17.1 pA/√Hz,芯片面积为800 μ.m×950μm.     

应用于10Gb/s光接收机的全差分CMOS跨阻前置电路设计

设计了一种的低成本、低功耗的10 Gb/s光接收机全差跨阻前置放大电路。该电路由跨阻放大器、限幅放大器和输出缓冲电路组成,其可将微弱的光电流信号转换为摆幅为400 mVpp的差分电压信号。该全差分前置放大电路采用0.18 m CMOS工艺进行设计,当光电二极管电容为250 fF时,该光接收机前置放大电路的跨阻增益为92 dB,-3 dB带宽为7.9 GHz,平均等效输入噪声电流谱密度约为23 pA/(0~8 GHz)。该电路采用电源电压为1.8 V时,跨阻放大器功耗为28 mW,限幅放大器功耗为80 mW,输出缓冲器功耗为40 mW,其芯片面积为800 m1 700 m。     

10Gb/s0.18μm CMOS光接收机前置放大器

采用TSMC0．18μm CMOS工艺,设计应用于SDH系统STM-64速率级（10 Gbit／s）光接收机前置放大器,该前置放大器采用具有低输入阻抗、宽带宽特点的RGC形式的跨阻放大器实现,同时在电路中引入有源电感实现并联峰化技术,以拓展前置放大器的带宽。整个电路采用1．8V单电压源供电。仿真结果表明：中频互阻增益为59.2dBΩ,-3dB带宽为9．08GHz．     

1.25 Gb/s低功耗CMOS光接收机限幅放大器

设计并实现了用于光纤用户网和千兆以太网光接收机的限幅放大器。电路采用有源电感负载来拓展带宽、稳定直流工作点 ,通过直接耦合技术来提高增益、降低功耗。测试结果表明 ,在从 5 m Vp- p到 5 0 0 m Vp- p,即40 d B的输入动态范围内 ,在 5 0 Ω负载上的单端输出电压摆幅稳定在 2 80 m Vp- p。在 5 V电源电压下 ,功耗仅为1 30 m W。电路可稳定工作在 1 5 5 Mb/s、62 2 Mb/s、1 .2 5 Gb/s三个速率上。     

5Gb/s光接收机前端放大电路的设计

利用SMIC0.18μm CMOS工艺设计了适用于同步数字光纤传输系统SONET OC-96(5Gb/s)的光接收机前端放大电路.跨阻放大器(TIA)采用全差分结构,利用震荡反馈技术和可调节共源共栅(RGC)结构来增加其带宽.限幅放大器(LA)采用有源电感反馈和改进的Cherry-Hooper以获得高的增益带宽积.HSPICE仿真结果表明光接收机前端放大电路具有92dBΩ的中频增益,3.7GHz的-3dB带宽,对于输入电流峰峰值从4μA到50μA变化时,50Ω负载线上的输出眼图限幅在550mV,核心电路功耗为60mW.     

10Gb/s GaAs PHEMT光接收机前置放大器

简要分析了光接收机分布式前置放大器所具有的宽带优势,研制出了一种利用南京电子器件研究所0．5μm标准GaAs PHEMT工艺实现的10 Gb/s分布式前置放大器。该前置放大器采用损耗补偿技术,由七个共源共栅级联的单元组成,测试结果表明,该分布式前置放大器可以工作在10 Gb/s速率上。     

CMOS光接收机宽带前置放大器的设计

采用TSMC0.18μmCMOS工艺设计了光接收机宽带前置放大器。该前置放大器采用具有反馈特性的跨阻放大器实现,采用了RGC(RegulatedCasacoe)电路作为输入级,同时在电路中引入电感并联补偿的技术,以拓展前置放大器的带宽。仿真结果表明:1.8V单电压源供电情况下,电路功耗15.2mW,中频互阻增益为58.4dBΩ,-3dB带宽可达到10.2GHz,可工作在10Gb/s速率。     

10Gb/s GaAs PHEMT电流模跨阻抗光接收机前置放大器

采用0．5μm GaAs PHEMT工艺研制了一种单电源共栅电流模跨阻抗前置放大器（TIA）．测量得到放大器-3dB带宽为7．5GHz，跨阻增益为45dBQ；输入输出电压驻波比（VSWR）均小于2；等效输入噪声电流谱密度在14．3～22pA／√Hz之间，平均值为17．2pA／√Hz．在输入10Gb／s非归零（NRZ）伪随机二进制序列（PRBS）信号下，放大器输出眼图清晰，具有14ps的定时抖动和138mV的峰峰电压．     

10Gb/s GaAs PHEMT电流模跨阻抗光接收机前置放大器

采用0.5μm GaAs PHEMT工艺研制了一种单电源共栅电流模跨阻抗前置放大器(TIA).测量得到放大器-3dB带宽为7.5GHz,跨阻增益为45dBΩ;输入输出电压驻波比(VSWR)均小于2;等效输入噪声电流谱密度在14.3～22pA/ Hz之间,平均值为17.2pA/ Hz.在输入10Gb/s非归零(NRZ)伪随机二进制序列(PRBS)信号下,放大器输出眼图清晰,具有14ps的定时抖动和138mV的峰峰电压.     

A 10 Gb/s BiCMOS adaptive cable equalizer

A 10 Gb/s adaptive equalizer IC using SiGe BiCMOS technology is described. The circuit consists of the combination of an analog equalizer and an adaptive feedback loop for minimizing the inter-symbol interference (ISI) for a variety of cable characteristics. The adaptive loop functions using a novel slope-detection circuit which has a characteristic that correlates closely with the amount of ISI. The chip occupies an area of 0.87 mm/spl times/0.81 mm and consumes a power of 350 mW with 3.3 V power supply. This adaptive equalizer is able to compensate for a cable loss up to 22dB at 5 GHz while maintaining a low bit-error rate.