嵌入式存储器的内建自测试算法及测试验证

嵌入式存储器的广泛应用使得内建自测试(BIST,Built-In Self-Test)在当前SoC设计中具有重要的作用,本文着重分析比较了几种BIST测试算法,并对嵌入式BIST的体系结构进行了剖析,最后深入研究了MARCH C-算法的实际应用,使用UMC.18SRAM和2PRAM仿真模型对存储器的BIST测试进行了验证,并成功将其应用于一款USB音视频芯片。     

嵌入式存储器的内建自修复设计

目前，关于嵌入式存储器的内建自测试（MBIST）技术已经日趋成熟。基于这种背景．研究了一种高效的内建自修复（MBISR）方法，试验表明它具有低面积开销和高修复率等优点，保证了嵌入式存储器不仅可测．而且可修复。极大地提高了芯片的成品率。     

嵌入式存储器MBIST设计中内建自诊断功能研究

针对大规模嵌入式存储器可测性设计技术——存储器内建自测试（MBIST）中的故障诊断问题,介绍了MBIST设计的扩展功能——存储器内建自诊断（MBISD）。在引入存储器内建自测试的基础上,详细分析了存储器内建自诊断模块根据输出故障信息自动分析器件失效原因、并对失效单元进行故障定位和识别的基本原理及其中的关键算法,并用一块SRAM的MBIST设计（采用Mentor公司的MBISTArchitect完成）中的MBISD具体实例进行了仿真验证。存储器内建自诊断的应用,大大提高了存储器的成品率。     

嵌入式存储器内建自测试的原理及实现

随着集成电路设计规模的不断增大 ,在芯片中特别是在系统芯片 SOC( system on a chip)中嵌入大量存储器的设计方法正变得越来越重要。文中详细分析了嵌入式存储器内建自测试的实现原理 ,并给出了存储器内建自测试的一种典型实现。     

基于DWL概念的嵌入式存储器内建自修复方法

嵌入式存储器在SoC技术中逐渐成为主体设计结构,由于存储器存在成品率的问题,所以在存储器中设计了内建自测试和内建自修复的策略来解决,其中主要是:基于冗余行的修复策略、基于冗余列的修复策略和基于冗余字的修复策略,然而,在存储器中采用一维冗余块修复策略需要增加更多的冗余块,如果采用二维冗余块修复虽然提高了修复率,但是使得其稳定性和可靠性降低了,为此改进了一种基于DWL修复概念的策略,使其不仅保持了DWL结构的低功耗、提高了冗余资源的利用率,而且快速访问的特性,从而提高了存储器的故障修复率。     

SoC嵌入式flash存储器的内建自测试设计

深亚微米技术背景下，嵌入式存储器在片上系统芯片(system-on-a-chip，SoC)中占有越来越多的芯片面积．嵌入式存储器的测试正面临诸多新的挑战。本文论述了两种适合SoC芯片中嵌入式flash存储器的内建自测试设计方案。详细讨论了专用硬件方式内建自测试的设计及其实现，并且提出了一种新型的软硬协同方式的内建自测试设计。这种新型的测试方案目标在于结合专用硬件方式内建自测试方案并有效利用SoC芯片上现有的资源，以保证满足测试过程中的功耗限制，同时在测试时间和芯片面积占用及性能之间寻求平衡。最后对两种方案的优缺点进行了分析对比。     

GPS基带芯片中存储器的可测性设计

GPS基带芯片中嵌入的存储器采用存储器内建自测试(Memory Built-in-Self-Test,MBIST)技术进行可测性设计,并利用一种改进型算法对存储器内建自测试电路的控制逻辑进行设计,结果表明整个芯片的测试覆盖率和测试效率均得到显著提高,电路性能达到用户要求,设计一次成功.     

基于40nm超大规模SoC芯片存储器测试电路设计与实现

摘要：针对超大规模SoC（System on Chip）芯片中存储器的测试需求,首先分析存储器测试中存在的主要问题,包括新故障模型和新算法的需求、对电路性能的影响、以及测试成本的增加等。针对上述问题,存储器测试电路设计中,综合考虑PPA（Power Performance Area）等多个设计因素优化测试电路,包括BIST（Build-in-Self Test）电路布局、数量、时序、存储器布图规划等。最后在一款40nm量产SoC芯片上,应用Mentor Graphics公司LV（Logic Vision）流程实现了测试电路设计,实验结果证明本方案的可行性和有效性。     

基于共享总线结构的存储器内建自测试电路

随着片上系统处理的数据增多,数据存储器测试逻辑相应增加,在保证测试功能的同时减小测试电路面积是当下急需解决的问题。基于共享总线结构的存储器内建自测试(MBIST)电路,通过将多个存储器引脚信号进行复用的方式,对存储器进行层次化设计,将物理存储器拼接组成逻辑存储器模块,再整合多个逻辑存储器成为一个大的存储器集模块,MBIST控制器针对存储器集进行MBIST,从而减少测试逻辑数量以达到减小测试电路占用面积的目的。通过实验证明,该结构可以满足MBIST相关需求,相较于针对单颗存储器测试的传统MBIST电路面积减小了21.44%。该方案具有良好的实用性,可以为相关存储器测试设计提供参考。     

嵌入式存储器的测试

为了在最终应用中能满足日益增长的对高速运行的需求,标准的微处理器、专门的微控制器以及定制的专用集成电路纷纷在以处理器为内核的芯片中加入各种专门设计的单元(图1)。存储器常常占据了这些专门单元多达70％的总面积。     

嵌入式存储器的测试及可测性设计研究

引言近年来,消费者对电子产品的更高性能和更小尺寸的要求持续推动着SoC（系统级芯片）产品集成水平的提高,并促使其具有更多的功能和更好的性能。要继续推动这种无止境的需求以及继续解决器件集成领域的挑战,最关键的是要在深亚微米半导体的设计、工艺、封装和测试领域获得持续的进步。SoC是采用IP复用技术的一种标准设计结构,在多功能电子产品中得到了广泛的应用。     

利用BIST技术测试并诊断嵌入式存储器

目前,绝大多数集成电路(IC)都设计有嵌入式存储器,IC的复杂化要求对它进行比传统的合格/不合格更深入一步的测试。随着IC几何尺寸日益浓缩,在制作工艺中应实现诊断测试和内置自修复(BISR)等新技术。在片上系统中,嵌入式存储器是最密集的器件,约占总面积的90％;它也是对工艺中的缺陷最敏感的器件,在片上系统内对它进行充分的测试是十分必要的。     

ASIC可测试性设计技术

可测性设计技术对于提高军用ＡＳＩＣ的可靠性具有十分重要的意义。结合可测性设计技术的发展,详细介绍了设计高可靠军用ＡＳＩＣ时常用的ＡｄＨｏｃ和结构化设计两种可测性技术的各种方法,优缺点及使用范围。其中,着重论述了扫描技术和内建自测试技术。     

异构多核DSP芯片的可测性设计

本文介绍了一款异构多核DSP芯片的可测性设计实现,包含存储器内建自测试、存储器修复、扫描链设计、测试压缩和全速扫描测试。文章首先对芯片架构和可测性设计难点进行了介绍,并制定了全芯片可测性设计的策略,随后介绍了具体的实现,最后给出了覆盖率结果。实验结果表明该设计的测试覆盖率符合工程应用要求。     

基于BIST的编译码器IP核测试

介绍了用于IP核测试的内建自测试方法（BIST）和面向测试的IP核设计方法,指出基于IP核的系统芯片（SOC）的测试、验证以及相关性测试具有较大难度,传统的测试和验证方法均难以满足。以编译码器IP核为例,说明了基于BIST的编译码器IP核测试的基本实现原理和具体实现过程,通过加入测试外壳实现了对IP核的访问、隔离和控制,提高了IP核的可测性。     

层次化设计方法在存储器内建自测试上的应用

本文简单介绍存储器内建自测试设计技术原理,针对具体的RTL实例,对自顶向下设计方法和层次化设计方法进行了比较。实例结果表明：层次化的设计方法在大型芯片的存储器内建自测试设计中,可以加速设计,减少设计迭代时间,大幅提高工作效率。     

嵌入式系统的在线自测试技术

嵌入式系统必须满足用户对其越来越高的安全性和可靠性的要求，作者首先审视了用于测试数字系统故障的各种在线可测试技术，然后重点讨论了一种将被广泛应用于嵌入式系统的在线测试技术－内建自测试技术。     

MIC总线控制器中存储器的可测性设计

MIC总线控制器远程模块专用集成电路内部嵌入的存储器采用了存储器内建自测试技术（Memory Built—in—Self Test，MBIST），以此增加测试的覆盖率，同时MBIST还具有故障自动诊断功能，方便了对宏模块的故障定位和产生针对性测试向量。本文将介绍用于嵌入式存储器设计的MBIST技术，并结合MIC总线控制器远程模块专用集成电路对存储器的可测性设计（DFT）进行阐述。     

面向功耗优化的伪随机测试矢量生成

随着集成电路设计复杂度和工艺复杂度的提高，集成电路的测试面临越来越多的挑战，内建自测试作为一种新的可测性设计方法，能显著提高电路中随机逻辑的可测性，解决一系列测试难题，但它同时也引起了测试功耗问题，本文提出了一种面向功耗优化的伪随机测试向量生成方法，在保证故障覆盖率的条件下，大大降低了测试功耗。