一种行为级可测试性综合方法

伴随着高层次综合技术的普及和深入,高层次可测试性综合技术引起了广泛的关注。在简单介绍当前可测试性综合技术的现状后,提出了采用“VHDL进,VHDL出”的方式进行行为级可测试性综合的流程,并提出了一个新的行为级可测试性分析算法,然后讨论了测试点的选择、可测试结构的规范化描述和自动插入的技术与方法。     

VLSI芯片的可测试性、可调试性、可制造性和可维护性设计

CMOS器件进入深亚微米阶段，VLSI集成电路（IC）继续向高集成度，高速度，低功耗发展，使得IC在制造、设计、封装，测试上都面临新的挑战，测试已从IC设计流程的后端移至前端，VLSI芯片可测试性设计已成为IC设计中必不可少的一部分，本文介绍近几年来VLSI芯片可测试性设计的趋势，提出广义可测试性设计（TDMS技术）概念，即可测试试性，可调试性，可制造性和可维护性设计，并对可调试性设计方法学和广义可测试性设计的系统化方法作了简单介绍。     

一种并发程序可测试性分析框架

软件可测试性是对测试软件难易程度的预测，在测试、度量等许多领域中得到了广泛应用．由于并发程序执行的不确定性，其可测试性分析尚有很多难点有待解决．该文提出了一种并发程序可测试性分析框架．在充分分析程序内部数据流、控制流以及并发和同步对数据流和控制流影响的基础上，从单个并发单元、并发因素、共享变量因素及通信关系4个方面对并发程序的可测试性进行了分析，为综合度量并发程序的可测试性提供了依据．     

类蜂巢结构快速样机平台的可测试性设计

类蜂巢结构快速样机平台(HLRESP)是一个基于现场可编程门阵列(FPGA)的通用样机平台，采用类似蜂窝状的系统结构。根据该样机平台特点，采用边界扫描技术进行板级和系统级的可测试性设计，扫描链路可以灵活配置，不仅能实现边界扫描测试，还能实现对可编程器件的在线编程，方便了样机平台的测试和调试工作，缩短了系统开发周期。     

机载计算机的可测试性工程设计（DFT）

安装在飞机上的嵌处式计算机,称为机载计算机,它的可测试性设计是整个设计中的非常重要的方面,设计要求在每次飞行前,机载计算机地测试,确定机载设备的完好性;在空中飞行中,需要对计算机进行实时测试,以确保计算机运行的正确性。当测试发现故障时,应立刻告警或进行应急处理。本在介绍机载计算机的可测试性设计原理和测试分类的基础上,提出了在不同的测试级别上的可测试性工程设计技术。     

数字信号处理器芯片核NDSP25的可测试性设计

介绍了可测试性设计的一般方法,着重讨论了NDSP25数字信号处理器芯片核的可测试性设计策略,以及可测试性设计的实现,并对可测试性设计的结果进行了统计和分析。     

一种功能级的可测试性测度

本文提出了一种功能级的可测试性测度FLTM(Functional Level Te-stability Measure).针对功能级的故障模型,FLTM引入了数据位可控性与数据通路状态可控性的概念.由于不同的故障效应可观度不一样,文中引入了故障效应可观度的概念.FLTM着重考虑了重汇聚扇出对电路可测性的影响,提出了一种加权的可测度计算方法.     

计算机硬件电路可测试性相关问题分析

该文依据嵌入式系统的特征和可测试性要求,并考虑工程中可测试性的设计原则,对某机载嵌入式计算机的可测试性设计进行分析,在此基础上,完成了产品测试的总体方案。     

装备自动测试系统软件的可测试性设计与分析

针对导弹通用自动测试系统的功能与实现,对系统的软件部分进行可测试性设计分析研究。结合目前测试系统软件的测试与排错技术研究,提出了几种提高软件可测试性的可行性设计技术。实践证明,这些技术可以显著提高自动测试系统软件的可测试性。     

软构件的可测试性研究

构件的可测试性是决定构件质量的关键因素，若能在构件设计阶段就考虑构件的可测试性问题，改善和提高构件的可测试性，那么构件质量就能得到很好的保障，进而减少系统开发时的测试成本。文中针对这个问题，讨论了影响构件可测试性的几个因素，分析了构件测试中存在的问题和构件测试要达到的目标，提出一种构造可测试性构件的通用体系结构，即在原有构件的基础上增加测试工具，把可测试性构件当作对包含嵌入式测试和跟踪工具的扩展单元。     

同步全扫描时序电路的TVAC测试方法?

自反馈测试方法TVAC在时序电路中的应用研究还处于起步阶段。为此,研究其在同步全扫描时序电路测试中的应用,提出2种测试结构,并对ISCAS89电路进行实验。实验结果表明,与加权伪随机方法和循环自测试方法相比,该方法可用较少测试矢量达到较高故障覆盖率。     

SoC设计中的扫描测试技术

针对SoC的基于IP设计、多时钟域、多用异步逻辑、时钟门控、系统集成等特点,给出了一种层次化的扫描测试结构,并将该方法成功应用于一款具有数百万门级的SoC设计中.实验结果表明,该方法不但可以极大程度地提高芯片的可测试性,保证其测试覆盖率,也节约了产品开发时间和开发成本.     

数模混合边界扫描技术的研究现状与进展

数模混合电路的集成度和复杂度不断提高,电路测试的难度越来越大,混合信号边界扫描技术的推出为数模混合电路的测试提供了一种有效解决方案;文章以近年来国内外有关的文献报道为依据,对目前混合信号边界扫描技术的测试规范及测试方法进行系统的归纳,重点对该技术的新应用、新进展和发展动态进行详细介绍;针对混合信号边界扫描技术应用过程中遇到的实际问题提出了急需研究解决的主要关键技术,最后总结了该技术的发展方向和应用前景。     

基于边界扫描的电路板测试性优化设计

基于边界扫描的电路板测试性设计中，迫切需要解决“测试性改善程度一定时，如何权衡设计使得设计复杂性最小”的问题，本文首先深入分析了该问题，证明它是一个NP－ 完全问题，然后基于贪婪策略提出了求解问题的优化算法，仿真实验表明，该算法能够得较优化的电路板测试性设计方案。     

扩展相容性多扫描树的设计

针对实际电路具有多个扫描输入的情况,设计出一种新的具有多个扫描输入的扫描树结构,该结构能有效降低测试应用时间和平均测试功耗。实验结果表明,当有两个扫描输入时,测试应用时间最高可降低52.4%,平均功耗最高可降低60.8%。     

SCANGIN:一种降低扫描测试中动态功耗的方法

通过调整扫描链上扫描单元顺序与逻辑门插入相结合,以减少扫描移入阶段扫描链上不必要的状态跳变,从而达到降低测试中电路动态功耗的目的．在ISCAS’89基准电路上进行的实验表明,该方法最多能将扫描移入阶段峰值功耗降低94．5％,平均功耗降低93．8％,而面积开销可以忽略不计．     

A Reset‐Time Dependent Approach for Stability Analysis of Nonlinear Reset Control Systems

A reset mechanism in controller can affect the stability property of a closed loop control system. In a simple word, there are stable reset control systems with unstable base‐systems and also unstable reset systems with stable base‐systems. The Lyapunov stability theory is a strong tool to investigate the stability of a nonlinear system. In this paper, based on the well‐known Lyapunov stability concept, some stability conditions for nonlinear reset control systems are addressed. These conditions are dependent on the reset‐times and hence the reset‐time intervals are explicitly emerged in the stability conditions. Some applications of these results are used in numerical examples to show the effectiveness of the proposed approach.     

同步和异步时序逻辑电路统一设计的新方法

介绍了一种新的时序电路的设计理论与方法,实现了同步、异步电路的设计过程的统一。该方法的特点是直接从时序电路的状态转换图(STD)获得触发器的激励条件和时钟脉冲;设计原理简单,易于理解,使设计更直观清楚,比传统方法简便、快捷,避免了对状态方程、驱动方程的复杂计算;该设计方法过程可以采用程序实现,实现了时序电路设计的程序化、自动化。     

GLOBAL: A Design for Random Testability Algorithm

1MotivationsIncreasingdensityofVLSIchipsmakesthecostoftestingveryexpensive.Designfortestabilitycantemperthisproblemdrastically.Therearetwokindsofsolutions:(i)localsolutionl3'2]withlowcomputingcomplexity,whichcannotalwaysgetsatisfactoryresults;(ii)globa.lsolutionwithprohibitivecomputingcomplekityl1'5].T.H.Chen'andM.A.Breuer[1lpresentedanILPmodeltoplacetestpointsglobally.Becauseofitscomputingcomplealty,[1lcanonlydealwithsmallormediumscalecircuits.SCOAPisusedin[1],whichisnotaveryaccuratet…     

扩展相容性扫描树中的测试响应压缩器设计

在扫描树测试技术中,对相容单元扫描移入相同的测试向量值可以显著地减少测试应用时间,但会使测试需要的引脚数和测试响应数据量增大.为了减少扫描树测试结构需要的引脚数以及测试响应数据量,同时克服错误位扩散带来的困难,在异或网络的基础上,提出一种适用于扫描树结构的测试响应压缩器.该压缩器由扩散抑制电路和异或网络构成,通过抑制电路消除错误位扩散给测试响应压缩带来的困难.最后,用实验数据从性能上分析了该测试响应压缩器的适用性,对于ISCAS89标准电路,最高将输出压缩74倍,且没有混叠产生.