10Gb/s 0.18μm CMOS注入式时钟恢复电路

介绍了一种利用0.18μm CMOS工艺实现,用于SDH系统STM-64级别(10GHz)的时钟恢复电路。该电路采用注入式振荡器辅助锁相环的锁定。文中分析该电路的系统结构、单元电路结构和环路设计,并给出了模拟结果和版图。     

用于SDH系统的STM-64级别(10GHz)的时钟恢复电路

本文叙述基于０．１８μｍＣＭＯＳ工艺的１０ＧＨｚ时钟恢复电路的核心电路采用了辅以ＰＬＬ的注入同步窄带环形压控振荡器（ＩＳＮＲ－ＶＣＯ,ｉｎｊｅｃｔｉｏｎ－ｓｙｎｃｈｒｏｎｉｚｅｄ ｎａｒｒｏｗｂａｎｄ ｒｉｎｇ－ＶＣＯ）。模拟结果表明,该电路能够工作在１０ＧＨｚ频率上,注人信号峰值０．４２Ｖ时,同步范围可以达到３６０ＭＨｚ。     

一个面积和功耗优化且适用于10/100 Base-T以太网的CMOS时钟恢复电路

提出了一个新的用于10 / 10 0 Base- T以太网中面积和功耗优化的时钟恢复电路.它采用双环路的结构,加快了锁相环路的捕获和跟踪速度;采用复用的方式,通过选择信号控制电路可分别在10 Mbps或10 0 Mbps模式下独立工作且能方便地实现模式间的互换,与采用两个独立的CDR电路相比节省了一半的面积;同时,电路中采用一般的延迟单元来取代DL L,并能保证环路性能不随工艺温度等条件引起的延迟单元、延迟时间的变化而变化,从而节省了功耗.Hspice模拟结果显示,在Vdd=2 .5 V时,10 0 Mbps模式下电路的功耗约为75 m W,稳态相差为0 .3 ns;10 Mbps模式时电路功耗为5 8m W     

一个面积和功耗优化且适用于10/100 Base-T以太网的CMOS时钟恢复电路

提出了一个新的用于10/100 Base-T以太网中面积和功耗优化的时钟恢复电路.它采用双环路的结构,加快了锁相环路的捕获和跟踪速度;采用复用的方式,通过选择信号控制电路可分别在10Mbps或100Mbps模式下独立工作且能方便地实现模式间的互换,与采用两个独立的CDR电路相比节省了一半的面积;同时,电路中采用一般的延迟单元来取代DLL,并能保证环路性能不随工艺温度等条件引起的延迟单元、延迟时间的变化而变化,从而节省了功耗.Hspice模拟结果显示,在Vdd=2.5V时,100Mbps模式下电路的功耗约为75mW,稳态相差为0.3ns;10Mbps模式时电路功耗为58mW,稳态相差为0.9ns.     

同步以太网及其时钟

本文描述了同步以太网的概念，同步以太网的网络结构及同步性能的总体要求。然后，介绍了同步以太网设备（EEC）的时钟规范，网络应用及支持同步以太网的时钟芯片。     

一种用于以太网传送E1信号的时钟恢复电路的设计与实现

提出一种利用全数字锁相环实现从随机的以太网信号中提取时钟的方法。由于采用鉴频、鉴相并置方法,同时把数字滤波器融入其中,采用小数分频器构成数控振荡器,从随机以太网信号中恢复E1时钟信号。经硬件实验证实,电路的性能指标完全可以满足ITU-T的有关标准。该电路结构简单,易于集成到ASIC中去,有较强的实用性,便于推广应用。     

一种快速以太网卡芯片时钟恢复电路

提出了一种快速以太网卡芯片时钟恢复电路的设计 ,包括体系结构、用于 10 0BASE TX的改进MuellerMuller算法、用于 10 0BASE FX的鉴相器以及产生多相时钟的电荷泵锁相环。该时钟产生电路经过TSMC 0 .35 μm1P5MCMOS工艺验证 ,工作电压为 3.3V。实验结果表明该时钟恢复电路能够满足以太网卡芯片的要求。     

CMOS集成时钟恢复电路设计

该文设计了一个集成时钟恢复电路,恢复时钟的频率为125MHz。通过采用电流相减技术等补偿措施,很大程度上降低了振荡器的压控增益,从而在不影响电路性能的前提下大大地降低了芯片面积。本设计采用0.25m标准CMOS工艺实现,有效芯片面积小于0.2mm2,功耗仅10mW。在各种工艺角、温度以及供电电源条件下的仿真结果均表明,该电路相位偏差小于200ps,时钟抖动的峰峰值小于150ps。该文对一个采用本时钟恢复电路的100MHz PHY系统进行流片、测试,验证了时钟恢复电路能够正常工作。     

用于10 Mb/s和100 Mb/s以太网的时钟数据恢复电路

设计了一个用于10Mb／s和100Mb／s以太同的时钟数据恢复电路，采用双环路结构，增加了系统的稳定性。电路各组成部分的设计进一步增强了锁相环工作的稳定性。电路行为级仿真采用Mentor的ADMS，电路级设计采用Chartered 0．25um CMOS工艺。     

自动反馈调节时钟恢复电路设计

为了克服传统时钟数据恢复方法或过采样技术的缺点,文中给出了兼具结构简单和恢复速度快等优点的自动反馈调节时钟恢复电路。此电路不需要修改原PLL电路结构,只是借用PLL中延时单元电路来得到锁定延时,同时也不需要产生多倍于系统时钟的采样时钟,因而电路设计更加简单,易于实现,而且锁定速度快,面积功耗小。     

10Gb/s NRZ码时钟信息提取电路

利用法国OMM IC公司的0.2μm G aA s PHEM T工艺,设计实现了10 G b/s NRZ码时钟信息提取电路。该电路采用改进型双平衡G ilbert单元的结构,引进了容性源极耦合差动电流放大器和调谐负载电路,大大提高了电路的性能。测试表明:在输入速率为9.953 28 G b/s长度为223-1伪随机序列的情况下,提取出的时钟的均方根抖动是1.18 ps,峰峰值抖动是8.44 ps。芯片面积为0.5 mm×1 mm,采用-5 V电源供电,功耗约为100 mW。     

万兆以太网时钟产生电路设计

给出了基于 0 .2 um Ga As PHEMT工艺的 10 GHz单片频率综合器的系统模型、电路结构、性能分析、版图设计以及仿真结果 ,并简单介绍了工艺特点。整个芯片由压控振荡器、分频器、鉴相器以及低通滤波器组成。在 ADS软件下的仿真结果表明 :芯片采用 3 .3 V单电源供电 ,总功耗为 40 0 m W,输出功率为 -15 d Bm,工作频率 9.5 GHz～ 11.0 GHz,相位噪声 -95 d Bc/Hz@1MHz,输出信号的峰峰值抖动约为 2 ps。整个芯片面积为 1.2 5× 1.3 5 mm2 ,适合作为万兆以太网的时钟产生电路     

10Gb/s CMOS时钟和数据恢复电路的设计

介绍了利用0.18μmCMOS工艺实现了应用于光纤传输系统SDHSTM-64级别的时钟和数据恢复电路。采用了电荷泵锁相环(CPPLL)结构,CPPLL中的鉴相器能够鉴测相位产生超前滞后逻辑,采样数据具有1∶2分接的功能。振荡器采用全集成LC压控振荡器,鉴相器采用半速率的结构。对应于10Gb/s的PRBS数据(231-1),恢复出的5GHz时钟的相位噪声为-112dBc/Hz@1MHz,同时10Gb/s的PRBS数据分接出两路5Gb/s数据。芯片面积仅为1.00mm×0.8mm,电源电压1.8V时功耗为158mW。     

10 Gbit/s时钟恢复电路预处理模块的设计研究

介绍了一种使用0．2μm GaAs PHEMT工艺实现的、可用于万兆以太网10 GBASE-R标准的时钟恢复电路预处理模块的设计研究。电路核心部分由微分电路和选频电路组成。使用ADS软件对电路进行仿真,仿真结果表明该电路能满足实际应用。最后给出了在Cadence软件下画出的电路版图。     

10 Gb/s Linear Full-Rate CMOS Phase Detector for Clock Data Recovery Circuit

An improved linear full-rate CMOS 10 Gb/s phase detector is proposed. The improved phase detector overcomes the difficulties in realizing the full-rate operation by adding an I/Q splitter for the input data. Such a topology enlarges the pulse width of output signals to ease the full clock rate operation and the problem of the half period skew in the whole clock data recovery system. The proposed topology is able to provide a good linearity over a wider operating range of input phase offset compared to that of existing designs. The phase detector using the Chartered 0.18 μ m CMOS process is capable of operating up to a 10 GHz clock rate and 10 Gb/s input data for a 1.8 V supply voltage with 31 mW power consumption.