基于FPGA的SHA-1算法的设计与实现

SHA-1算法是目前常用的安全散列算法，被广泛地应用于电子商务等信息安全领域。为了满足安全散列算法的计算速度，该文将SHA-1分成5个硬件结构模块来实现，每个模块可以独立工作。对其进行了优化，达到了缩短关键路径的目的，提高了计算速度。独立的模块使得对每个模块的修改都不会影响其他模块的工作，为模块的进一步优化提供了方便。     

安全散列算法SHA-1的研究

信息加密技术是当今保障网络安全的一种重要手段,加密算法已成为人们研究的一个热点。对SHA-1算法进行了深入研究,介绍了SHA-1算法的特性和应用,并对SHA-1算法原理及实现进行了分析。     

对哈希算法SHA-1的分析和改进

研究了哈希算法的相关问题，对常用哈希算法SHA-1从安全性和运算效率方面进行了较深入分析，并由此提出了对该算法的几点改进，使改进后的算法在安全性及运算效率方面较原算法均有所提高。同时还提出了一种安全散列值的计算方法。     

基于CPLD的分频器设计与实现

提出了基于CPLD实现分频器的功能,使用了VHDL语言进行设计,利用Quartus Ⅱ软件平台进行仿真实验,并将编写的软件下载到CPLD器件中,进行硬件电路系统测试.结果表明该设计方案是可行的,且具有较强的通用性.     

微机多并行接口专用芯片的设计与仿真

为满足智能仪器仪表中微处理器对并行接口芯片的特殊需要，采用大规模可编程逻辑器件和硬件描述语言设计了微机多并行接口专用芯片。该芯片通过了计算机仿真。     

对哈希算法SHA-1的分析和改进

研究了哈希算法的相关问题,对常用哈希算法SHA—1从安全性和运算效率方面进行了较深入分析,并由此提出了对该算法的几点改进,使改进后的算法在安全性及运算效率方面较原算法均有所提高。同时还提出了一种安全散列值的计算方法。     

基于FPGA的32位并行乘法器的设计与实现

首先分析比较了几种典型的乘法器实现结构，然后采用树型组合方式，对其结构进行了优化，最后在FPGA上设计并实现了一个高性能的32位并行乘法器。     

SHA-1加密算法的硬件设计

该文介绍了一种在消息验证领域普遍使用的加密算法———SHA-1,阐述了硬件设计的思想和优化方法,以及用现场可编程逻辑阵列(FPGA)进行测试的结果。该设计在计算机安全领域有广泛的用途。     

硬件描述语言VHDL及其逻辑设计

文章介绍了硬件描述语言VHDL的特点、构成和描述。以及在逻辑设计中值得注意的问题。     

开发FPGA应用的新设计环境

将软件设计方法引入到硬件设计中，来开发FPGA应用是一种新的设计思想。软件DKl是无需使用硬件描述语言HDL设计，由高级语言Handle-C直接设计实现FPGA应用的开发环境。     

基于SHA-1算法的FPGA加密设计

为了解决基于SRAM工艺的FPGA的保密性问题,通过利用SHA-1加密算法,在身份验证的过程中将产生随机数的种子随机化和验证时间间隔随机化的双重随机化方法,实现了高可靠性能FPCTA系统加密。该设计具有较高的抗追踪性,可有效地防止对芯片的非法拷贝。     

基于SHA-1实现的OPA密写算法

最佳奇偶分配密写（OPA）是针对调色板图像密写中的一种低失真、高隐蔽性的方法。对OPA的原理及实现进行了深入研究,并从写入方式入手,提出了一种新型的SHAj—OPA算法。新算法利用SHA-7算法在载体中选择随机嵌入点,以实现OPA密写的信息写入;同时保证在密写中不发生信息碰撞,进一步提高了密写过程的安全性和隐蔽性。     

SHA-1充分条件自动化求解算法

充分条件的求解是模差分攻击的重要步骤之一。将充分条件的求解转化为F₂上线性方程组的构造过程,利用线性方程组解的判定定理判断每步所求得充分条件的正确性,提出了针对SHA-1模差分攻击的充分条件自动化求解算法。文中算法做适当变形后,同样适用于MD5、SHA-0等与SHA-1结构相似的Hash函数充分条件的自动化求解。     

小面积高性能的SHA-1/SHA-256/SM3IP复用电路的设计

Hash算法的快速发展导致了两个问题,一个是旧算法与新算法在应用于产品时更新换代的问题,另一个是基于应用环境的安全性选择不同算法时的复用问题。为解决这两个问题,实现了SHA-1/SHA-256/SM3算法的IP复用电路,电路采用循环展开方式,并加入流水线的设计,在支持多种算法的同时,还具有小面积高性能的优势。首先,基于Xilinx Virtex-6FPGA对电路设计进行性能分析,电路共占用776Slice单元,最大吞吐率可以达到0.964Gbps。然后,采用SMIC 0.13μm CMOS工艺实现了该设计,最后电路的面积是30.6k门,比单独实现三种算法的电路面积总和减小了41.7%,工作频率是177.62 MHz,最大吞吐率达到1.34Gbps。     

单向散列函数SHA-512的优化设计

在分析NIST的散列函数SHA-512基础上,对散列函数SHA-512中的关键运算部分进行了分解,通过采用中间变量进行预行计算,达到了SHA-512中迭代部分的并行计算处理,提高了运算速度。通过这种新的硬件结构,优化后的散列函数SHA-512在71.5MHz时钟频率下性能达到了1 652Mbit/s的数据吞吐量,比优化前性能提高了约2倍,最后还将实验结果与MD-5、SHA-1商用IP核性能进行了比较。