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通过分析AES算法的基本原理,对算法中的AES-128、AES-192、AES-256三种不同的加密解密模式进行了综合设计,有效地利用了公共模块,与单个分别实施各个加密解密模式相比,大大减少了硬件电路面积.针对目前AES实现方法中的key产生模块进行了理论分析,提出了一种新的实现电路结构.设计出的串行AES硬件加密解密电路经综合后得到的芯片面积为31 286门,最高工作频率为66MHz,可以满足目前的大部分无线传感网络的数据交换速率的需求. 相似文献
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AES算法的高速实现 总被引:11,自引:3,他引:8
文章简要介绍了新的高级加密标准AES算法(Rijndael)的加密解密流程,分析了该算法自身的特点。解开了算法内部的轮循环,代之以流水线的方式实现。而且还分析了每次轮操作的内部过程,对轮操作内部的执行进行合并和简化,从而高速实现了AES算法的加密和解密。 相似文献
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基于低成本FPGA的AES密码算法设计 总被引:2,自引:1,他引:1
主要介绍在逻辑资源少的现场可编程门阵列(FPGA)上实现高级数据加密标准(AES)算法设计。首先描述了AES加密算法,并在FPGA上优化实现AES算法,设计结构采用多轮加密共用一个轮运算的顺序结构,加密和解密模块共用密钥扩展模块,减少资源占用,在低时钟频率下保持较高的性能。采用了16位的并行总线通信接口,利用先进先出缓冲器(FIFO)对输入输出数据进行缓存。最后通过仿真和实测表明,在50MHz时钟下加解密速率可达530Mb/s。 相似文献
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一种小面积低功耗串行AES硬件加解密电路 总被引:1,自引:0,他引:1
通过分析AES算法的基本原理,对AES算法中的子模块SubBytes和Mixcolumns的硬件电路实现方法进行优化,提出一种新的key硬件电路实现方式,并在key的实现电路中采用低功耗设计.与目前的大多数实现电路相比,该电路可以有效减小芯片面积,降低电路功耗.采用串行AES加密/解密电路结构,经综合仿真后,芯片面积为8 054门,最高工作频率为77.4 MHz,对128位数据加密的速率为225 Mbps,解密速率达到183 Mbps,可满足目前大部分无线传感网络数据交换速率的需求. 相似文献
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旨在对AES加密算法进行研究,并采用Nios Ⅱ CPU的SOPC集成实现方式,基于FPGA设计出了具有加解密功能的、密钥可配置的、资源利用和吞吐量都十分理想的SOPC加密系统.系统轮变换通过状态机进行控制,采用加密内部和解密外部的密钥扩展方式,大大提高了系统的实现速度. 相似文献
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针对AES算法,提出了一种新颖的AES算法的硬件实现.与传统的硬件实现方法不同,首先分析了AES算法的结构,并通过修改解密流程,在加解密流程中采用结构共享,节省了芯片的面积;其次在字节代换中采用了复合域中的运算,使得不可减小的时间延迟变得最小;最后通过仔细分析电路中各部分的时间延迟,采用8级流水线结构,最大程度地提高了数据处理的速度.文中提出的硬件结构适用于芯片面积资源紧张、芯片处理速度要求较快的场合. 相似文献
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当前普遍用分组加密保护可编程芯片的设计数据,它们在使用前被内置密钥的电路解密,典型地,解密电路尺寸为3至6.5万门电路,处理速度为3至3.7吉比特每秒(Gbps).本文提出一种两轮多变量密码,它的解密算法并不复合构成算法的多项式映射,而仅连接它们,可仅用数千至1万余个门电路实现,解密速度可达到7.76至13.6Gbps;由于解密多项式被封装和伪装,对多变量密码的大多攻击失效,并且该密码系统也能够抵御不需要解密多项式的攻击,包括插值、线性攻击和侧信道攻击等. 相似文献
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针对移动硬盘数据安全问题,分析、优化了AES加密算法,提出了Microbalze与轮内、轮间三级流水线AES加解密IP核结合的架构,设计并实现了一种介于硬盘与电脑USB接口之间的加解密安全卡.仅需在电脑USB与硬盘间串联该安全卡,普通硬盘便可以升级为加密硬盘.在Spartan6-Nexys3FPGA开发板上实验结果表明,该加解密系统能在120MHz时钟下达到174.08Mb/s的吞吐率,系统吞吐率高、资源消耗低. 相似文献
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随着无线局域网(WLAN)的发展,其信息的安全也越来越受重视.AES作为无线局域网通信协议的核心加密算法,如何用硬件实现并应用在通信产品中尤为重要.文中在概述了AES(高级加密标准)算法基本原理的基础上,以FPGA为硬件平台,Altera公司的Quartus Ⅱ为工具,设计了AES加密算法在Ap(Access Point)中的硬件实现.实现了AES加密解密电路的顺序循环方式和两级流水线方式设计,并对这两种实现方式进行了比较.结果表明采用流水线方式设计虽然增加了资源消耗,但是明显的提高了速度. 相似文献
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Web信息管理系统数据库加密技术研究 总被引:1,自引:0,他引:1
为了提高Web信息管理系统数据库的安全性,建立一个数据库加密模型.该模型采用中闻件技术,将加密系统放在中间层.引入加/解密模块和安全认证模块,来保障数据库系统的安全.为了防止字典式攻击,用户登录验证模块采用了口令加盐技术.对Web信息系统袁单数据的加密使用了开源jQuery插件jCryption.Web数据库中的敏感数据由加密中间件完成加密和解密.加密中间件由加/解密引擎、密钥管理及数据库连接模块等组成.加密中间件的加密算法主要采用AES算法和RSA算法.AES主要用于加密数据,而RSA算法用于完成密钥的加密.该加密模型已在榆林学院工资查询系统上得到了应用,结果表明,该模型能够有效提高Web信息管理系统的安全性. 相似文献
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提出一种采用AES算法和RSA算法相结合的混合加解密算法,并采用Altera的NiosⅡ软核用户自定义指令功能实现该混合加解密算法.文中主要对该混合加解密算法中的AES算法进行了设计、论述,通过对AES算法的轮变换和密钥扩展两部分算法的分析,并在NiosⅡ软核上实现其自定义指令,就可以使用简单的几条语句快速地实现AES... 相似文献
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以FPGA芯片Cyclone II系列为核心,构建FPGA硬件平台,提出一种以资源优先为目的的DES、AES加解密设计方案。通过分析S盒的非线性特征,构造新的复合域变换,避免因同构变换产生的资源损耗。加解密过程中利用轮函数硬件结构的复用,达到硬件资源占用的最小化。整体采用内嵌流水线结构,减少逻辑复杂度的同时提高处理速度。实验结果验证了FPGA硬件加密的资源占用率远低于ASIC的硬件加密,执行速度达到Gbit/s,加密性能大大提高。 相似文献
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根据802.11i AES加密/解密算法的要求,配合给定的系统时钟频率,提出了较为节约面积的、极为规则的AES运算电路的实现方法.通过分析系统时钟与系统数据吞吐量的要求,给出了较为合理的面向HT(High Throughput)的802.11i CCMP AES算法系统架构,对其中的AES运算单元的实现方法进行分析比较,得出了较小面积的AES运算单元的实现方案.用Design Compiler做综合分析后发现,优化后的面积比现有的方法至少下降了31%,从而有效地降低了IC的成本. 相似文献
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基于FPGA的AES密码协处理器的设计和实现 总被引:3,自引:1,他引:2
文章基于FPGA设计了一种能完成AES算法加密的密码协处理器,设计中利用VirtexⅡ系列FPGA的结构特点,对AES算法的实现做了优化。实验证明,这种实现方式用较少的电路资源达到了较高的数据吞吐率。该密码协处理器还提供了和ARM处理器的接口逻辑,实现了用于加/解密和数据输入输出的协处理器指令.作为ARM微处理器指令集的扩展,大大提高了嵌入式系统处理数据加/解的效率,实现数据的安全传输。 相似文献
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GPON中的AES加密 总被引:1,自引:0,他引:1
文章简单的介绍了GPON的体系结构与下行帧的结构,并着重介绍了AES加密的流程、方法与具体算法,最后对GPON中的AES加密、解密方法及AES计数器模式在GPON中的使用进行了详细的介绍。 相似文献
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基于FPGA硬件加密的设计与实现 总被引:1,自引:1,他引:0
以FPGA芯片Cyclone II系列为核心,构建FPGA硬件平台,提出一种以资源优先为目的的DES、AES加解密设计方案。通过分析S盒的非线性特征,构造新的复合域变换,避免因同构变换产生的资源损耗。加解密过程中利用轮函数硬件结构的复用,达到硬件资源占用的最小化。整体采用内嵌流水线结构,减少逻辑复杂度的同时提高处理速度。实验结果验证了FPGA硬件加密的资源占用率远低于ASIC的硬件加密,执行速度达到Gbit/s,加密性能大大提高。 相似文献
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提出一种基于FPGA的专用处理器设计.它是用于高级加密标准的超小面积设计,支持密钥扩展(现在设计为128位密钥),加密和解密.这个设计采用了完全的8位数据路径宽度,创新的字节替换电路和乘累加器结构,在最小规模的Xilinx Spartan II FPGA芯片XC2S15上实现了一个高级加密标准AES的专用处理器,使用了不到60%的资源.当时钟为70MHz时,可以达到平均加密解密吞吐量2.1Mb/s.主要应用在把低资源占用,低功耗作优先考虑的场合. 相似文献