一种用于平板显示系统的LVDS接口驱动电路的设计

LVDS接口电路已成为平板显示系统信号传输的首选,被广泛应用于数字视频高速传输系统。本文设计了一个LVDS接口驱动电路,该驱动电路采用共模反馈环路使输出LVDS信号的共模电平稳定。在输入信号为800MHz情况下应用1stSilicon0.35μm CMOS混合信号工艺在Cadence Spectre环境下对驱动器电路进行了仿真,结果表明所设计的驱动电路各项技术参数完全符合LVDS标准。     

应用于红外大面阵数据传输的接口电路设计

红外大面阵(2560×2048)数字读出电路对芯片数据接口有高速、低功耗、强驱动能力的需求。采用0.18■m互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)工艺设计了4∶1并串转换电路、电平转换电路以及采用预加重技术的低压差分信号(Low Voltage Differential Signal, LVDS)驱动器电路。并串转换电路采用双沿采样的树形结构降低时钟频率,电平转换电路采用正反馈结构提升速度,LVDS驱动电路采用可编程电流大小的预加重副通路对主通路进行高频分量补偿,以保证驱动能力和提升高速信号的完整性。接口的数据传输速率可达到1 Gbit/s。当负载电容为2 pF时,一个通道的功耗为15.8 mW@1 Gbit/s;当负载电容为8 pF且打开预加重时,一个通道的功耗为19 mW@1Gbit/s,输出电压摆幅为350 mV,输出共模电平为1.21 V,LVDS驱动电路的所有参数均满足标准协议。     

0.5μm CMOS 622Mb·s-1 LVDS驱动器芯片设计

文中采用0.5μm CMOS工艺设计并实现了LVDS驱动电路,整个电路由单端输入-差分输出转换电路、偏置电路、驱动输出电路和共模反馈电路组成。该电路芯片面积仅为0.47mm×0.35mm,测试结果表明,采用5V电源供电时直流功耗为30mW,输出电压摆幅及输出共模电平都满足TIA/EIA-644-A标准,电路最高工作速率高于622Mb·s~(-1),可以应用于LVDS传输系统。     

一种应用于高速数据通信的LVDS接收器设计

提出了一种应用于高速数据通讯的低电压差分信号(LVDS)接收器电路设计,符合IEEEStd.1596.3-1996(LVDS)标准,有效地解决了传统电路在低电源电压下不能满足标准对宽共模范围的要求以及系统的高速低功耗要求。电路采用65nm 1P9M CMOS Logic工艺设计实现,仿真结果表明该接收器电路能在符合标准的0V-2.4V的宽输入共模电平下稳定工作,在电源电压为2.5V的工作条件下,数据传输速率可以达到2Gbps,平均功耗仅为3mW。     

千兆比特数据率LVDS接口电路设计

设计了一个采用0.18μm1.8V/3.3V CMOS工艺制造的千兆比特数据率LVDS I/O接口电路。发送器电路采用内部参考电流源和片上匹配电阻,使工艺偏差、温度变化对输出信号幅度的影响减小50%;接收器电路采用一种改进的结构,通过检测输入共模电平,自适应调整预放大器偏置电压,保证跨导Gm在LVDS标准[1]要求的共模范围内恒定,因此芯片在接收端引入的抖动最小。芯片面积0.175mm2,3.3V电源电压下功耗为33mW,测试表明此接口传输速率达到1Gb/s。     

一种高速LVDS驱动电路的设计

介绍了一种采用0.18μm CMOS工艺制作的高速(500MHz)LVDS驱动电路.分析了开关时序和共模反馈对电路的影响,采用开关控制信号整形电路和基于"主-从"结构的共模设置电路,得到适当的开关时序和较好的共模电平设置,使LVDS输出电路具有更小的过冲电压和更稳定的共模电平.该LVDS驱动电路用于1GHz 14位高速D/A转换器芯片.样品电路测试结果表明,输出速率在500MHz时,LVDS驱动电路的指标满足IEEE-1596 reduced range link标准.     

一种高性能LVDS收发器的设计

基于0.18μm SiGe BiCMOS工艺,设计了一种用于10位200 MHz高速流水线模数转换器的CMOS LVDS收发电路。该收发电路由发射器(TX)和接收器(RX)组成。发射器通过带共模反馈的闭环控制电路,将0~3.3 V的CMOS信号转换成(1.2±0.35)V的LVDS信号。接收器采用一个轨至轨预运算放大器保证LVDS信号的完整接收,并实现一定的增益,之后由迟滞比较器和输出缓冲器实现对共模噪声的抑制以及信号驱动能力的提高,最终正确恢复出CMOS信号。仿真结果表明,在400 MHz脉冲输入下,收发器可以稳定工作在3.3 V电源电压,总功耗仅为22.4 mW。     

一种高精度可调电平接口电路设计

为了满足各种仪器或电路所需的接口电平,设计了一种可生成频率范围在25 MHz～3.2 GHz、电平差模范围为0～1.9 V、共模范围为-4 V～4 V可调电平的接口电路。外部驱动源驱动差模电路产生一个频率为25 MHz～3.2 GHz的差模信号,由数模转换器产生的共模信号通过电阻与差模信号耦合输出电平信号,通过两个信号参考端隔离的办法实现电平的共模电压和差模电压解耦调节,差模和共模信号电平值通过电平控制模块来设定。选择接口输出为标准LVDS、RS485和PECL电平进行实验测试,测试结果表明,该电平接口电路输出的电平信号稳定,精确度高,电平误差小于5 mV。     

一种具有预驱动电路的低抖动LVDS驱动器

传统LVDS驱动器由于电源不稳定、驱动器与传输线之间阻抗不匹配等不良因素的影响,输出波形会出现抖动,质量下降.在传统LVDS驱动器的基础上,设计了一种新颖的LVDS驱动电路.该电路采用预驱动技术,控制输出电压的翻转和减少总输入电容,输出波形较为平滑.采用0.18μm工艺对电路进行仿真.结果显示,电路输出波形摆幅为0.345 V,输出共模电压为1.17V,总输入电容为72 fF.     

一种高性能CMOS LVDS接收电路的设计

提出了一种符合IEEE Std 1596.3-1996[1]标准,适用于芯片间高速数据传输的低电压差分信号(LVDS)接收电路;有效地解决了传统电路结构在电源电压降至3.3 V或更低以后不能稳定工作在标准规定的整个输入共模电平范围内的问题,电路能在符合标准的0.05~2.35 V输入共模电平范围内稳定工作,传输速率可达1.6 Gb/s,平均功耗1.18 mW。设计基于HJTC(和舰科技)Logic 0.18μm 1.8 V/3.3 V CMOS工艺,使用3.3 V厚栅MOS管和1.8 V薄栅MOS管。     

一种具有共模反馈的低抖动LVDS驱动器

LVDS即低压差分信号,因其固有的优点在对信号完整性及共模特性要求较高的系统中得到了越来越广泛的应用.由于非理想传输线和焊盘寄生效应的影响,输出波形有抖动且共模电压无法稳定.设计的LVDS驱动器采用一种新型预加重技术,通过引入高频极点的方法降低输出抖动,输出较为平滑的波形;而且共模反馈可以稳定共模电压.在0.18μm的工艺下,抖动减小70mV,共模电压偏移小于0.46%.     

一个1.12Gb/s 11.3mW LVDS发射器设计

这篇文章提出了基于0.18μm混合信号CMOS工艺,工作在1.8V电源电压下的1.12Gb/s 11.3mW的发射器。该发射器采用了LVDS技术实现了高速传输,输出共模为1.2V。MUX和LVDS驱动电路对于发射器实现高速数据传输而言是很重要的。这篇文章提出了一个高能效的单级14:1 MUX和一个可调LVDS驱动电路,该驱动电路能够驱动不同的负载而仅增加很少的功耗。该发射器的芯片面积为970μm×560μm,实现了低功耗和可调驱动能力。     

一种基于CMOS工艺的Gbps高速LVDS发送电路

低压差分信号（LVDS）是用于高速低功耗数据传输的一种非常理想的传输技术。由于使用全差分技术和低电压摆幅,LVDS技术达到高速度的同时消耗的功耗非常小。设计了一种具有Gbps发送速度的LVDS发送电路。通过在输出采用闭环控制模式,使得LVDS输出共模电平和电压幅值被控制在一个合理的范围内。基于SMIC 0．18μm CMOS工艺模型,采用Hspice仿真器对整个发送电路进行模拟,结果表明所设计的发送电路具有4Gbps发送速度,功耗仅为18．6mW。     

一种2.5 Gb/s带预加重结构的低压差分串行发送器

设计了一种带预加重结构的低压差分信号(LVDS)串行发送器,改进了传统LVDS发送器的共模电平反馈控制结构.LVDS串行发送器采用双运放反馈控制电路,在避免集成大电阻的同时,能够更好地稳定差分信号的输出摆幅.采用电路预加重技术,克服了数据高速传输过程中的高频信号损失问题.基于0.25μm CMOS工艺,实现了LVDS发送器,芯片面积约为0.03mm2,可满足2.5 Gb/s的高速串行数据传输.     

高速时钟驱动电路的优化设计

随着系统电路工作频率的不断提高,在应用中对系统互连和电路间的时钟传输提出了更高的要求。提出了一款基于LVDS(低压差分信号)接口的时钟分路驱动电路,该电路可输出四路时钟信号,工作频率在2 GHz以下,电路采用了0.13μm CMOS工艺,电源电压为3.3 V,内部集成了LDO电路。主要阐述了如何通过内部预加重电路,共模电压稳定电路,占空比调整电路等模块来优化电路的性能,并配合仿真进行了相关的分析。     

基于关键路径延时检测的自适应电压缩减技术

为了减小传统的最差情况设计方法引入的电压裕量,提出了一种变化可知的自适应电压缩减(AVS)技术,通过调整电源电压来降低电路功耗.自适应电压缩减技术基于检测关键路径的延时变化,基于此设计了一款预错误原位延时检测电路,可以检测关键路径延时并输出预错误信号,进而控制单元可根据反馈回的预错误信号的个数调整系统电压.本芯片采用SMIC180 nm工艺设计验证,仿真分析表明,采用自适应电压缩减技术后,4个目标验证电路分别节省功耗12.4％,11.3％,10.4％和11.6％.     

一种高共模抑制比轨到轨全差分运算放大器

针对传统全差分运算放大器电路存在输入输出摆幅小和共模抑制比低的问题,提出了一种高共模抑制比轨到轨全差分运算放大器电路。电路的输入级采用基于电流补偿技术的互补差分输入对,实现较大的输入信号摆幅;中间级采用折叠式共源共栅结构,获得较大的增益和输出摆幅;输出级采用共模反馈环路控制的A类输出结构,同时对共模反馈环路进行密勒补偿,提高电路的共模抑制比和环路稳定性。提出的全差分运算放大器电路基于中芯国际(SMIC) 0.13μm CMOS工艺设计,结果表明,该电路在3.3 V供电电压下,负载电容为5 pF时,可实现轨到轨的输入输出信号摆幅;当输入共模电平为1.65 V时,直流增益为108.9 dB,相位裕度为77.5°,单位增益带宽为12.71 MHz;共模反馈环路增益为97.7 dB,相位裕度为71.3°;共模抑制比为237.7 dB,电源抑制比为209.6 dB,等效输入参考噪声为37.9 nV/Hz^1/2@100 kHz。     

一种深低温环境LVDS驱动电路

研究了深低温环境下MOS管与LVDS驱动电路的工作特性。与常温环境相比,LVDS电路在77 K环境下的输出电流更大,导致输出差分信号幅值增大。MOS管在77 K低温环境下的载流子迁移率为常温下的3倍,导致器件电流增大。根据低温条件下器件变化特性的数据分析结果,调节电路结构与器件参数,设置多档可调参考电流,并调节LVDS输出信号于标准范围内。采用标准0.35 μm CMOS工艺进行流片验证。结果表明,LVDS驱动电路在77 K环境下工作时,共模电平为1.2 V,电压摆幅为400 mV。     

65nm CMOS工艺中的高速多标准FPGA I/O接口设计

设计了一种现场可编程门阵列(FPGA)中使用的高速可配置的输入输出(I/O)接口电路。通过使用电平移位电路、互补自偏置差分放大电路(CSDA)等,该电路实现了包括低压差分信号(LVDS)在内的多种常见的接口协议标准。该电路同时具备可编程配置压摆率和可编程配置输出驱动电流的功能,同时为保证信号完整性,设计了数字阻抗匹配(DCI)模块。芯片使用SMIC 1P10M65nm CMOS工艺流片。测试结果表明,芯片核心电路在1.2V电压下能保证各种协议工作正常,输入输出信号延时、最大输出电流、最高工作速率等与仿真结果吻合,均达到设计指标要求。     

一种高速LVDS接收电路的设计

提出了一种内置失效保护功能的高速低压差分信号(Low Voltage Differential Signaling,LVDS)接收电路。该电路不仅解决了传统电路结构在电源电压3 V或更低时不能满足LVDS标准规定的输入共模电压范围内(0.05~2.35 V)稳定工作的问题,而且还可以直接作为LVDS接口电路的输入级使用,节省了外接保护电路。基于SMIC 0.18μm CMOS工艺模型库,用spectre进行仿真,在输入共模电压范围内工作稳定,传输速率达到1 Gbps。