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基于AMBA总线的DDR2 SDRAM控制器研究与实现 总被引:5,自引:2,他引:5
随着大规模集成电路和高速、低功耗、高密度存贮技术的发展,DDR存贮器业已成为PC内存的主流技术.作为第二代DDR存贮器DDR2预取位数是普通DDR的两倍.因此DDR2 SDRAM将取代DDR SDRAM的主流地位.本文对DDR2存贮技术进行了探讨,并讨论了DDR2 SDRAM和DDR SDRAM的区别以及设计时应注意的问题,设计了一个基于AMBA总线的DDR2 SDRAM控制器并提出了一种数据顺序预读取机制,使得DDR2 SDRAM的访问效率大大提高. 相似文献
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DDR SDRAM是Double DataRate SDRAM的缩写,即双倍速率同步动态随机存储器。DDR内存是在SDRAM内存基础上发展而来的,能够在时钟的上升沿和下降沿各传输一次数据,可以在与SDRAM相同的总线时钟频率下达到更高的数据传输率。虽然DDR2和DDR一样,都采用相同采样方式进行数据传输,但DDR2拥有两倍于DDR的预读取系统命令数据的能力。也就是说,在同样100MHz的工作频率下,DDR的实际频率为200MHz,而DDR2则可以达 相似文献
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在高速、大容量存储的系统设计中,DDR2 SDRAM为设计者提供了高性价比解决方案。在FPGA中实现DDR2 SDRAM控制器,降低了系统功耗并节省空间,缩短开发周期,降低系统开发成本。详细介绍了在Xilinx Spartan-3A系列FPGA中实现DDR2控制器的设计原理.介绍利用MIG软件工具实现控制器设计,并给出硬件测试结果。 相似文献
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RENOROSSETTI 《世界电子元器件》2005,(5):38-41
引言 DDR—SDRAM,即双数据速率同步DRAM,简称DDR。DDR因其更为卓越的性能(起初的数据速率为266MBps,后来提升至400MBps,而一般SDRAM只有133MBps)、更低的功耗以及更具竞争力的价格,已经在桌面和便携式应用中颇为流行。最近推出的第二代DDR或称DDR2(JESD79—2A),数据速率从400MBps提升到了667MBps。因此与之前的SDRAM技术相比,DDR存储器需要更加复杂和新颖的功率管理结构。 相似文献
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日本尔必达公司27日宣布已经开始销售采用硅通孔互连技术(TSV)制作的DDR3 SDRAM三维堆叠芯片的样品。这款样品的内部由四块2Gb密度DDR3 SDRAM芯片通过TSV三维堆叠技术封装为一块8Gb密度DDR3 SDRAM芯片(相当1GB容量),该三维芯片中还集成了接口功能芯片。 相似文献
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DDR2 SDRAM控制器的设计与实现 总被引:9,自引:1,他引:8
本文介绍了DDR2 SDRAM的基本特征,并给出了一种DDR2 SDRAM控制器的设计方法,详述了其基本结构和设计思想,并使用Altera公司的FPGA器件Stratix EP2S30F672C3进行了实现和验证,同时给出了设计与实现中应注意的若干问题. 相似文献
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高分辨率SAR实时成像的大数据量使得矩阵转置运算量激增,成为算法研究中的重要问题。本文结合DDR SDRAM的内部运行机制和读写时序,提出面向DDR SDRAM的最快列读取CTM(corner turning memory,矩阵转置)和读写均衡CTM算法,在无冗余存储器DDR SDRAM体系中获得满意的效果。 相似文献
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高效能,低功耗DDR2控制器的硬件实现 总被引:1,自引:0,他引:1
随着SoC芯片内部总线带宽的需求增加,内存控制器的吞吐性能受到诸多挑战。针对提升带宽性能的问题,可以从两个方面考虑,一个办法是将内存控制器直接跟芯片内部几个主要占用带宽的模块连接,还要能够对多个通道进行智能仲裁,让他们的沟通不必经过内部的AMBA总线,甚至设计者可以利用高效能的AXI总线来加快SoC的模块之间的数据传输。另一个办法就是分析DDR2SDRAM的特性后设计出带有命令调度能力的控制器来减少读写次数,自然就能够降低SoC芯片的功耗,为了节能的考虑还要设计自动省电机制。本文为研究DDR2SDRAM控制器性能的提升提供良好的思路。 相似文献
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在高速数据收发系统设计中,首先需要解决的问题是实时数据的高速缓存,然而FPGA内部有限的存储资源无法满足海量数据缓存的要求。为了解决系统中海量数据的缓存问题,系统创新提出了一种基于DDR2 SDRAM的乒乓双缓冲设计方案。方案设计了两路基于DDR2 SDRAM的大容量异步FIFO,通过FPGA内部选择逻辑实现两条通路间的乒乓操作,从而实现数据的高速缓存。实验结果表明,基于DDR2 SDRAM的数据收发系统实现了每路512 Mbit的缓存空间和200 MHz的总线速率,解决了海量数据的高速缓存问题。 相似文献
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Hamamoto T. Tsukude M. Arimoto K. Konishi Y. Miyamoto T. Ozaki H. Yamada M. 《Solid-State Circuits, IEEE Journal of》1998,33(5):770-778
High-speed data transfer is a key factor in future main memory systems. DDR SDRAM (double-data-rate synchronous-DRAM) is one of the candidates for high-speed memory. In this paper we present three techniques to achieve a short access time and high data transfer rate for DDR-SDRAM's. First, a self-skew compensating technique enables 400-Mbit/s address and data detection. Second, a novel trihierarchical WL scheme realizes multibank operation without access or area penalties. Third, an interleaved array access path doubles the array operating frequency and it enables 400-MHz random column operation. A 16-bank 256-Mbit DDR SDRAM circuit has been designed, and the possibility of the realization of random column 200 MHz×32 DDR operation, namely, 1.6-Gbyte/s data rate operation, has been confirmed 相似文献