软件无线电直接射频采样的高速ADC系统研究

针对混合滤波器组ADC系统因其ADC模拟输入带宽低而不能对频率较高的射频模拟信号直接进行模／数转换的瓶颈，本文提出了一种基于Nyquist采样定理和带通采样定理的抽取器数学模型，对该数学模型进行时域、频域的分析证明后，设计了一种基于该数学模型的SHA抽取器，进而在混合滤波器组ADC系统的基础上，提出了高速混合波波器组ADC系统。它能将带宽为(2MHz—2000MHz)的射频模拟信号直接模／数转换，且分辨率达到12比特以上，完全可以满足软件无线电直接射频采样的要求。     

混合滤波器组ADC通路失配偏差的校准方法

 针对各采样通路之间的不匹配影响混合滤波器组ADC的重构精度这一问题,本文提出了一种校准混合滤波器组ADC通路失配偏差的模型,该模型将通路间的增益偏差、相位偏差和带宽失配偏差引入到混合滤波器组ADC中.基于此模型,建立根据输出数据求解超定方程组估算失配偏差的方法,给出引入失配偏差的混合滤波器组的结构,推导出其完美重构条件.设计实现了160MHz 12-bit的两通路混合滤波器组ADC系统,实验结果表明,提出的通路失配偏差的校准方法可提高系统的无杂散动态范围(SFDR)23dB.     

调制混合滤波器组的宽带模拟信号采样研究

对于超宽带模拟信号,很难用单个模拟数字转换器（ADC）直接进行采样。该文提出了一种新的并行调制混合滤波器组结构用于实现超宽带模拟信号的采样,首先,将每一路宽带模拟输入信号进行余弦调制,并用相同的低通模拟滤波器均匀分割输入信号的带宽;然后,采用相同的ADC将子带信号数字化;各路子带信号通过上采样器后用数字综合滤波器综合得到原宽带模拟输入信号的数字重构。综合滤波器采用总体最小二乘准则下的特征值滤波器设计方法得到。本文所提出的系统结构不需要使用高速的采样保持电路,降低了系统实现的难度,并且设计的系统具有与其它混合滤波器组相近的重构性能。仿真结果表明了本方法的有效性。      

高速ADC及由其构成的并行/交替式数据采集系统的非线性研究

本文研究了高速ADC及由其构成的并行/交替式数据采集系统的DNL(微分非线性)与INL(积分非线性)及有关测试理论与方法.根据统计学方法由单片ADC的DNL和INL导出了并行/交替式数据采集系统的DNL和INL的数学表达式;并且采用统计直方图方法分别对单片ADC和由双片ADC组成的并行/交替式数据采集系统进行了计算机仿真.结果表明,并行/交替式数据采集系统的DNL与INL小于每一通道单片ADC的DNL和INL.     

几种用于SDR系统的高速高精度ADC电路

着重研究了逐次逼近式和快闪式模／数转换器（ADC）在软件无线电（SDR：Software Defined Radio)系统中的应用问题。根据SDR技术对ADC高速、高精度的性能要求,设计了几个改进型ADC电路。结果表明,所设计的ADC新电路,完全符合了SDR系统技术要求,可供业界同行在开发SDR系统或移动通信硬件装置时参考。     

固定增益差分放大器简化对高速ADC的驱动

凌特公司(Linear Technology)近日推出用以驱动高分辨率、高速ADC的高速全差分放大器系列器件LT1993。该系列器件可简化高速ADC驱动任务并缩小解决方案总尺寸。LT1993具有固定增益选项2(6dB)、4(12dB)和10(20dB)以及内置用户可调滤波器，设计人员无需使用复杂的支持电路就可直接驱动ADC并实现最佳性能。     

一种应用于脉冲式激光雷达的模拟存储ADC芯片

设计了一种应用于脉冲式激光雷达系统中基于模拟存储原理的模数转换器(ADC)芯片。介绍了ADC在激光雷达中的功能原理,设计搭建了高速时序控制电路和模拟存储阵列,并配合设计了低速流水线ADC内核电路和附属的PLL模块。仿真结果表明,该模拟存储ADC电路在激光雷达的具体应用中,可用25 MHz的低速ADC达到1.6 GHz ADC的等效功能。     

适于高速高精度多级ADC的功耗-速率优值模型

该文依据多级比较原理,建立了ADC功耗-速率优值模型。基于比较器数目最优算法,推导出多级ADC最优比较器数目,并提出多级ADC功耗-速率优值参数,从而得到可实现小功耗、高转换速率的多级ADC优化结构。以10位精度ADC为例,系统级仿真结果表明:多级ADC中的三级Pipelined结构可将全Flash ADC功耗降低到最小,而保持相同的转换速率;同时理论验证了以两步式结构实现多级ADC优于其他多步式结构。该优值模型可应用于高速、高精度ADC系统结构优化。     

高速ADC电路性能评估系统

文章简要地介绍了高速ADC电路性能评估系统的整体设计方案、系统的硬件设计以及PC应用软件的设计方法。评估系统硬件包括ADC电路评估板、数据采集子板、PCI-E采集卡三块子板,并分别阐述了各子板的功能框图、结构组成和设计要点。系统应用软件采用图形化显示界面,经实际使用表明,该高速ADC电路评估系统结构灵活、性能稳定可靠,方便更换不同的ADC评估板来测试不同的ADC电路,既可用于分辨率为8-16bit、采样频率500MHz以内的高速ADC电路性能评估,也可以用于多达64通道、125M的高速数据采集。     

基于ASIC的并行流水线级联半带滤波器设计

针对高速ADC数字下变频中的实时滤波需求,设计了一种基于ASIC的并行流水线级联半带滤波器。首先根据ADC输出数据速率远高于DSP处理能力的工程问题设计了可以实现16、8、4、2倍抽取的四级级联结构,然后在传统串行滤波器基础上进行了4路并行流水线结构理论推导,该方法降低了运算速度,能够实现高速数据实时处理。在此基础上采用Verilog HDL实现了RTL级描述并采用65 nm CMOS工艺成功流片,仿真和测试结果显示,设计的滤波器能够在保证计算精度的同时实现1 GHz高速采样数据的实时滤波及16、8、4、2倍抽取。     

光学模数转换器的原理及发展

模数转换器（ADC）是许多信息处理系统的关键组成部分。由于电子模数转换器的缓慢进展，使其成为模拟信号和数字处理系统之间的瓶颈因素，这促使人们对采用光学技术提高模数转换器的采样速率和精度产生了兴趣。本文详细阐述了光学模数转换器（OADC）的原理及发展，对其应用及未来的发展进行了探讨。     

A Time-Based Bandpass ADC Using Time-Interleaved Voltage-Controlled Oscillators

In this paper, a bandpass analog-to-digital converter (ADC) based on time-interleaved oversampled ADC is introduced. Unlike previous delta–sigma bandpass ADCs that require accurate digital-to-analog converters and high-speed analog circuits, the proposed architecture provides bandpass function by time-interleaving first-order voltage-controlled-oscillator (VCO)-based ADCs. The use of VCO-based ADC has the advantage that its resolution is determined by the time resolution rather than the voltage resolution, thus making it attractive for future low-voltage CMOS processes. The performance of the proposed ADC is theoretically analyzed and simulated in ideal condition, as well as in nonideal condition, in the presence of nonlinearity, sampling clock jitter, and mismatch.      

折叠内插式模/数转换器误差补偿技术研究

分析了高速折叠内插式ADC结构和各种影响ADC性能的因素，基于自动调零技术原理，在前置放大器与折叠放大器之间引入差分对，实现放大器失调电压的补偿。基于补偿技术，实现了8位补偿的折叠内插式ADC，采用Star-Sim对8位补偿ADC进行仿真，仿真结果与典型的8位ADC进行比较，证明了自动调零补偿技术能明显改善折叠内插式ADC的线性误差，也可适合应用于其它高速ADC的误差补偿。     

Utilizing Process Variations for Reference Generation in a Flash ADC

This brief presents an experimental study on how to take advantage of the increasing process variations in nanoscale CMOS technologies to achieve small and low-power high-speed analog-to-digital converters (ADCs). Particularly, the need for a reference voltage generation network has been eliminated in a 4-bit Flash ADC in 90-nm CMOS, with small-sized comparators. The native comparator offsets, resulting from the process-variation-induced mismatch, are used as the only source of reference levels, and redundancy is used to acquire the desired resolution. The measured performance of the 1.5-GS/s ADC is comparable to traditional state-of-the art ADCs and dissipates 23 mW.      

高速光学模数转换器的研究现状及进展

高速高精度模数转换器（Analog-to-digital Converters,ADC）是现代数字信息处理系统中的关键组成部分,现有的电子模数转换器存在运行速率严重受限的难题,因此引入光学方法实现高速高精度模数转换成为研究的热点。本文重点针对高速光学模数转换器的研究现状及进展进行了探讨,并对光学辅助、光采样电量化、电采样光量化以及全光采样量化目前4种最主要的光学模数转换器的原理、结构和最新的研究进展进行了详细的介绍。     

High-resolution background calibrated ADCs for software-defined radios

Next-generation transceivers operating with different standards require the existence of a wide bandwidth and highly linear analog-to-digital converters (ADCs) to enable software-defined radios (SDR). Several methods dealing with the design and implementation of high-resolution and high-speed ADCs to provide the stringent requirements of the wide-bandwidth transceivers are presented. A special focus is made on pipelined ADC for its superior performance in terms of speed and resolution. A digital background calibration technique to compensate for the capacitors mismatch, and the finite opamps gain is presented. Low overhead digitally oriented technique to increase the speed of the ADC beyond the technological limits by overcoming the problems of the conventional time-interleaving is also presented. Simulation results prove the effectiveness of these techniques.     

EV8AQ160型ADC在2.5 Gsps双通道高速信号采集系统中的应用

针对某高速实时频谱仪中的高速模数转换器(ADC)的应用,基于信号采集系统硬件平台,介绍了一种最大采样率可达5 Gbps的高速8位A/D转换器EV8AQ160。该器件内部由4路并行的ADC构成,各路ADC可并行工作也可交错工作。详细描述了EV8AQ160在交错模式下的工作原理,介绍了其在某双通道高速信号采集系统中的应用,给出了EV8AQ160与Xilinx公司Virtex-6 FPGA的接口设计方案以及系统结构框图,并用ISE的在线逻辑分析仪(ChipScope Pro)测试了ADC性能。把ADC输出的数据存储在DDR3中,然后进行FFT变换,进而分析ADC的信噪比及有效位数,实测表明整体指标达到设计要求。     

8 bit 400 MS/s CMOS折叠插值结构ADC的设计

折叠插值结构是高速ADC设计中的常用结构。提出了一种新的在折叠插值结构ADC中只对THA进行时间交织的技术,可以在基本不增加芯片功耗和面积的情况下,使ADC的系统速度提高近1倍。位同步技术可以保证粗分和细分通路之间的同步,在位同步的基础上设计了新的编码方式。基于上述技术设计了8 bit 400 MS/s CMOS折叠插值结构ADC,核心电路电流为110mA,面积仅1mm×0.8mm,Nyquist采样频率下SNDR为47.2dB,SFDR为57.1dB。