一种精确帧同步算法及FPGA实现

帧同步算法通过检测帧头信息,使接收机从接收数据流中提取帧起始时刻和初始频偏,以引导解调环路恢复出有效数据。本文首先简要介绍了基于相关的经典帧同步算法原理,然后分析了信道环境对相关性能的影响,最后详细描述了一种经过改进的精确帧同步算法及其FPGA实现结果。该算法综合采用了分段本地相关、分段延迟相关和动态检测门限,有效解决了在大频偏和强噪声环境下的捕获虚（漏）警问题,并通过过采样和平滑提高了帧起始时刻与初始频偏的捕获精度,使解调环路锁定更快。测试表明,该算法复杂度适中,在低信噪比、高频偏环境下也具有优异性能,适合应用于卫星通信接收机。     

一种基于FPGA帧同步电路设计

描述了一种基于FPGA实现的数字通信系统帧同步电路原理，在MAX＋PLUSII平台上采用图形设计和VHDL硬件描述语言设计方式设计了数字通信系统帧同步电路，详细说明了关键部分的设计过程，给出了设计的项层文件和相关的仿真图，整个电路可集成到FPGA芯片中，是实现通信系统的全数字化的基础。     

基于FPGA高速帧同步设计及性能分析

高速数据传输主要用于传输大容量的格式化数据,在地面接收端先要对数据进行帧同步定位,确定每个正确的编码分组后,才能进行解交织译码处理,恢复出原始结构数据。为了解决高数据吞吐率与芯片的处理速度之间的矛盾,提出了一种基于现场可编程门阵列(FPGA)实现的并行帧同步搜索方法,并对其同步性能进行了分析和测试。该设计具有硬件资源占用少、处理速度高、实时性强、同步稳定可靠的特点。     

基于同步状态机的帧同步实现

采用FPGA设计了一种基于同步状态机的帧同步检测电路，具有帧同步的前方保护和后方保护以及接收端的定时功能。全部电路由硬件描述语言实现。可以集成在一片CPLD或FPGA芯片内部，用于数字通信系统接收端的帧同步和定时。     

基于相关检测方法的一种帧同步系统

提出将相关检测方法应用于一种帧同步系统,介绍了该系统的以DSP(数字信号处理)专用芯片为核心的终端机硬件结构,引入了数据检测和帧同步码识别的数学模型,采用TMS320C50软件实现对数据的检测、判决及对帧同步码的识别,并给出实验结果。     

帧同步系统的FPGA设计与实现

为能在数字通信系统的接收端将每帧数据区分开.实现正确译码,提出一种采用FPGA实现帧同步系统的设计方案.同步保护电路的设计提高系统的可靠性,在Quartus II开发软件上用硬件描述语言实现帧同步电路设计,并给出FPGA设计的实验仿真,实验结果表明该电路系统工作正确可靠,满足设计要求.     

一种基于帧头信息的载波同步设计及FPGA实现

论述了一种基于帧头信息的载波同步设计及FPGA实现方法。首先介绍了频偏相偏 估计原理,然后分别介绍了FPGA设计的系统框图和子模块的原理。最后进行了Modelsim仿真和SiganlTap的板级测试验证。     

帧同步系统的FPGA设计与实现

为能在数字通信系统的接收端将每帧数据区分开,实现正确译码,提出一种采用FPGA实现帧同步系统的设计方案。同步保护电路的设计提高系统的可靠性,在Quartus II开发软件上用硬件描述语言实现帧同步电路设计,并给出FPGA设计的实验仿真,实验结果表明该电路系统工作正确可靠,满足设计要求。     

AOS可变帧长的帧同步方案的研究

通过对AOS标准的研究,设计了AOS可变帧长的帧格式,将可变帧长的帧同步过程分为四种基本状态,并在漏检、虚警现象的基础上研究了基本同步方案方案和抗衰落帧同步方案的归一化帧同步保持时间,通过仿真说明了空间信道下,抗衰落帧帧同步方案更优。     

基于FPGA的视频帧同步机的设计

描述了一种可以支持实时数据流处理的帧同步方法.该方法用SDRAM做帧存储器,存放一帧视频数据,用FPGA实现数字视频解串、串化、帧同步逻辑控制以及SDRAM控制器等功能,用同步器连接异步模块的方法解决异步时钟域信号传输问题.该设计方法可完成标清数字视频的帧同步功能.     

基于连续性判别的并行帧同步系统

目前关于并行帧同步方案的研究大多是针对某种具体应用的,结论缺乏一般性.同时一些新出现的帧同步问题(如10G以太网中66B码的帧同步)具有一些新特点.本文提出了一种新的并行帧同步系统构成模式MCSCI,它采用连续性判别的方法进行同步码位搜索.当将MCSCI用于66B码帧同步时,和现有模式相比以较小的面积开销获得了最佳性能.本文在理论分析和计算机仿真的基础上,研究了一系列典型参数下新旧并行帧同步系统的性能,结果表明MCSCI具有广泛的应用前景.     

卷积-RS级联译码器并行帧同步算法及实现

针对卷积-RS码级联译码器中的帧同步问题,提出了一种高速并行结构.该结构采用符号域同步算法替代传统的比特域同步算法,克服了传统级联译码器中帧同步器的速率瓶颈.该算法使用多路并行相关,再由状态机根据各路相关结果进行同步判断.设计中同时考虑了帧头容错和抗滑码功能.在Stratix Ⅱ FPGA上,该帧同步器结构的实现可以达到1.2 Gbit/s以上的数据处理速率.     

一种基于并行处理器的快速车道线检测系统及FPGA实现

该文提出了一种并行的快速车道线检测系统。该系统包含一个3232的处理器单元(PE)阵列和双RISC子系统。PE阵列实现车道线图像像素级并行预处理,获取图像边缘特征,双RISC核子系统根据边缘特征实现两条车道线直线参数的并行检测,从而使得检测过程的每一步都是并行进行,显著提高检测速率。该系统用FPGA实现。实验结果表明本系统具有良好的鲁棒性且可达到每秒50帧的检测速率,满足了车道偏离预警系统实时性要求,具备重要的应用价值。     

对AOS协议中卫星自适应帧的帧同步码识别

针对AOS协议中卫星自适应帧的帧同步码识别问题,在对传统的自相关算法进行研究的基础上,提出了一种改进的自相关算法进行分析和识别。该方法克服了传统自相关算法极易受到非同步码影响的缺点。首先对数据进行运算识别出帧长和同步码长,然后通过得到的帧长和同步码长计算出同步码起始位。仿真实验表明:该方法能够利用较少的数据快速准确地识别出帧同步码,并具有良好的容错性能。     

一种抗衰落的并行帧同步系统

为了解决现有的基于连续性判别的并行帧同步系统在衰弱信号下性能恶化的问题,提出了增强型多比较器——单计数器并行帧同步系统(MCSCI-PFSS),并进行了理论分析和计算机仿真。结果表明,在SDH和10G以太网系统中采用MCSCI-PFSS,能有效地抑制由于信号衰落导致的系统性能恶化,同时MCSCI-PFSS仍然具有一般基于连续性判别的并行帧同步系统的优点,因此是一种较好的抗衰落并行帧同步系统。     

基于FPGA时序同步检测的电视信号自动检测算法

采用FPGA对电视同步信号时序进行监测,采用数字图像分析技术对电视图像内容进行监测,可以发现同步时序异常变化并进行自动信号切换;同时应用FPGA设计实现对电视同步信号的实时检测,并给出检测程序;使用图像分割方法建立电视信号初始模板,研究了建立精确图像模板的动态更新方法。     

基于FPGA的OFDM符号同步设计及实现

正交频分复用（OFDM,Orthogonal Frequency Division Multiplex）技术作为未来移动通信系统的关键技术而成为当今无线通信领域的研究热点。但OFDM技术对频偏、定时和相位噪声敏感,较小的同步偏差即会导致系统的误码性能恶化,甚至通信失效。提出一种具有实用价值的符号同步简化算法,并详细阐述基于现场可编程门阵列（FPGA）的实现过程。仿真结果表明：该电路有较高的同步精度,通过量化及制定门限值等简化方法可有效减少对芯片资源的占用,节省传输带宽。     

基于PN序列帧的同步分析及FPGA实现

阐述了一种导频叠加的OFDM同步方法，利用具有良好的自相关性PN序列实现时偏和频偏估计。在多径信道条件下，通过Matlab仿真能较好地实现同步。然后利用Altera公司的芯片在QuartusII8．0工具平台上实现了OFDM同步的硬件设计，最后进行了电路仿真。