基于FPGA自主控制浮点加减控制器设计

为实现一种能够自主完成浮点数加/减运算功能的浮点数加/减运算执行控制器,提出了一种基于采用FPGA并行操作电路硬连接的浮点数加/减运算控制电路及其时序控制方法;该控制器在接收到操作数类型与参与运算的操作数后,在内部时序脉冲作用下.可以自主完成操作数的配置以及浮点数加/减法运算的功能,运算结果传输到系统数据总线;论述了该控制器的电路构成和基本原理,分析操作数类型与操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率可达178.317 M,从输入端口到输出端口的延时数据为:最小延时是3.185 ns,最大延时是15.336 ns,耗用的IO输入输出端口占总资源的27.92%,数据表明该控制器提高了运算器的运算速度,且能够自主完成浮点数加/减运算。     

基于FPGA自主控制浮点加减乘除控制器设计

为实现一种多浮点操作数乘法运算的自主运算控制器,提出了一种基于FPGA并行操作的硬连接电路的多浮点数乘法运算控制器及其时序控制的方法,该控制器对一条多浮点操作数乘法运算指令的命令字和多浮点操作数连续写入并存储,在内部时序脉冲作用下,可以自主完成读出浮点操作数执行乘法运算,写入存储多浮点操作数过程与执行乘法运算命令的过程能够并行进行;在控制器执行乘法运算命令过程中,系统可以读出执行命令过程中的中间结果和最终运算结果;论述了该控制器的电路构成和基本原理,分析命令字与多操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率为250MHz,从输入到输出端口最小延时是3.185ns,最大延时是15.336ns,且能够自主完成浮点数乘法运算。     

基于FPGA的多操作位逻辑运算控制器的设计

提出了应用FPGA设计可执行多操作位逻辑运算控制器的思路,该控制器接收到逻辑运算命令与多操作位后,在内部时序脉冲作用下,可以自主完成PLC逻辑运算指令的功能,运算结果传输到系统数据总线.设计多操作位逻辑运算的PLC指令,论述了该控制器的电路构成和基本原理,分析指令在内部时序脉冲作用的执行过程并给出了流程图,应用Verilog HDL语言实现相关硬件的构建和连接,应用梯形图程序进行仿真测试.测试表明:该控制器可以自主完成每条指令的运算,实现了逻辑运算指令的执行与系统其他功能模块的并行处理,提高了PLC执行指令序列的速度.     

单片机小知识

单片机又叫微控制器,是计算机家族中的小弟弟。它“麻雀虽小,五脏俱全”:运算器、控制器、存储器、输入、输出五大功能部件都集成到一个小小的芯片上,其中运放器由算术逻辑单元、加法器、运算寄存器组成,完成算术和逻辑运算及位操作和数据传送等功能;控制器由指令译码器、时钟、时序电     

基于FPGA的PLC位信息输出控制器设计

提出应用FPGA设计PLC位信息输出与读取控制器的思路。该控制器执行输出位信息相关命令时,在内部时序脉冲控制下按照Y编号地址自主完成位信息在位存储单元的寻址和读写操作;论述了控制器的电路构成和基本原理,应用Verilog HDL语言实现硬件电路的构建与连接;测试表明,该控制器在PLC用户程序执行过程中可以自主将位信息按要求输出和读取,使输出位信息命令的执行与系统其它功能模块实现并行处理,提高了PLC执行指令序列的速度,缩短了PLC扫描周期。     

软件交流

8088(8086)汇编语言浮点算术及函数运算程序编号:88-0210 用四个字节表示一个浮点数,其中阶码8bit,尾数24bit。本程序包括:二进制转化为浮点数子程序,浮点数的加、减、乘、除、开方、指数、三角函数等运算子程序,浮点数转     

基为4的可扩展模乘运算器设计

基于基为4的Montgomery模乘算法和改进的流水线组织结构,文章提出了一种结构优化的可扩展模乘运算器结构。设计中采用了按字运算的模乘算法,使本设计具有很好的可扩展性,它可以完成任意位数的模乘运算。同时,因为模乘运算器的运算数据通路采用多级处理单元的流水线结构,所以设计时可以很方便进行配置,以达到模乘运算器硬件成本和运算性能的折衷。分析结果显示,文章提出的模乘运算器结构具有很高的效率和很好的可扩展性。     

基于FPGA的PLC数据输出控制IP核设计

提出应用FPGA设计PLC数据输出控制IP核的思路。该IP核执行输出数据相关命令时,在内部时序脉冲控制下按照Y编号地址自主完成数据在存储单元的寻址和读写操作;论述了控制器的工作原理和电路设计,应用Verilog语言实现硬件电路的构建及功能;测试表明:该IP核可以自主完成对数据处理和输出要求,使数据输出与系统其它功能模块实现并行处理,提高了PLC运行速度。     

一种高速ZBTSRAM控制器设计

FPGA已经在雷达领域得到了广泛应用,然而其内部存储容量通常无法达到系统需求,因此必须为FPGA配置外部高速存储器。本设计采用两片高性能ZBTSRAM作为乒乓缓冲区交替工作,最高访问速率可达133MHz,使FPGA片外总存储容量达到32Mbit,满足设计要求。由于ZBTSRAM具有特殊的访问时序,必须使用FPGA的内部数字时钟管理模块DCM对时钟的相位进行精确控制,同时还要使用时序约束高级设计技术调整控制器的输入输出延时特性,使该控制器能够顺利地在FPGA内部信号处理系统和ZBT芯片之间完成高速数据交换。经过上述优化设计,采用VHDL代码编写可综合代码完成布线,目前该控制器已经成功地在某雷达导引头信号处理机中获得应用,验证了其有效性。     

一种高速ZBT SRAM控制器设计

FPGA已经在雷达领域得到了广泛应用,然而其内部存储容量通常无法达到系统需求,因此必须为FPGA配置外部高速存储器.本设计采用两片高性能ZBT SRAM作为乒乓缓冲区交替工作,最高访问速率可达133MHz,使FPGA片外总存储容量达到32Mbit,满足设计要求.由于ZBT SRAM具有特殊的访问时序,必须使用FPGA的内部数字时钟管理模块DCM对时钟的相位进行精确控制,同时还要使用时序约束高级设计技术调整控制器的输入输出延时特性,使该控制器能够顺利地在FPGA内部信号处理系统和ZBT芯片之间完成高速数据交换.经过上述优化设计,采用VHDL代码编写可综合代码完成布线,目前该控制器已经成功地在某雷达导引头信号处理机中获得应用,验证了其有效性.     

基于FPGA的实时互相关运算器

对无源雷达的直通信号和反射信号进行互相关运算可以检测目标是否存在。本文介绍了基于FPGA流水线操作的阵列运算器,该运算器有32个并行乘加运算单元时分,完成256个探测距离的互相关值计算,在128MHz的时钟下,能够对二路信号进行实时互相关处理。     

“DDZ—S系列过程控制仪表”讲座：第四讲 复合运算器

一、复合运算器 DDZ-S系列J型过程控制仪表中的复合运算器是一个可组态单元。它能对1～5个模拟量输入信号进行综合运算处理。STYJ-2002型复合运算器的运算功能包括加(减)、乘、除、开方、高值选择、低值选择、求平均值、超前/滞后和函数发生等,应用这10个功能可以组合成各种用户所需的模拟量信号处理系统。因而,STYJ-2002型复合运算器是DDZ-S系列J型控制仪表中不可缺少的基本单元。根据上述10个运算功能(以下称算法)所能     

Elliott-803的运算器

本文讨论了在数字计算机内完成浮点二进制加、减、乘、除法所需的运算;说明了有关的数学原理,并列举了不少例子。本文对 National-Elliott 803计算机中所用的浮点运算器作了较详细的论述。     

主控板内嵌于工控机的新型时序系统

可应用于大型物理实验及大规模科学工程中的时序系统已研制成功，其功能主板内嵌于一台工业控制机中，系统可输出多路时序脉冲，其周期、延时及脉宽均可步进调节。经一年多在线运行证实了该系统工作稳定可靠，定时脉冲前沿时间抖动小于5ns。洋述了定时系统的软、硬件配置及运行实测结果。     

CPLD的DSP多SPI端口通信设计

多SPI端口通信是一种小型的高速同步通信网络。这种网络结构简单、成本较低，广泛应用于控制器与控制器、控制器与外围芯片之间的通信；但由于时序复杂，高频脉冲传输数据容易出错。本文在对SPI端口信号时序分析的基础上，给出该网络基于CPLD的具体实现方法。经实验验证，效果良好。     

基于分段二次插值的初等函数逼近低成本设计

提出一种基于分段二次插值的单精度浮点数初等函数逼近设计,以实现倒数、均方根、均方根倒数、指数、三角函数等多种函数运算。通过对二次多项式进行变换,将1次平方运算、2次乘法运算和3次加法运算,转化为2次乘累加运算,并且采用复用乘累加结构的方法完成运算。实验结果证明,尽管整个逼近运算需要2个时钟周期完成,但是运算部分面积能够减少56%,总的硬件设计成本能够降低17.5%。     

基于改进KOA方法的模2域多项式乘法器的实现

有限域上的多项式乘法器是实现ECC底层运算的关键模块。本文基于Karatsuba-Offman提出的分治思想来简化两个多精度操作数的模乘。通过反复调用一个乘法器进行模乘并将结果逐次累加,减少了单精度操作数乘法的次数,从而降低了运算的复杂度。实验结果显示,这种方法在增加一定路径延时的代价下获得更小的芯片面积和功耗。设计原型改进后适用于无线局域网等要求低功耗、小面积的安全设备中。     

一个采用隧道二极管的高速运算器

本文描述一个高速运算器,该运算器在乘法和除法中都采用“子倍数算法”(sub-multiple algorithm)。文中还介绍了使运算既经济又实用的系统及电路。由于在四个关键性的地方,即在非破坏性读出的隧道二极管存储器,存储选挥驱动器、隧道二极管加法器以及双向移位寄存器中采用了隧道二极管,因而使运算器取得了良好的性能。该运算器对两个44位的操作数执行定点二进制乘法和除法操作,其时间分别为2.75微秒和12微秒。现已制成了一个试验性的运算器并且它已和一架计算机(Honeywell 800)联用。在一个48往的二进制全加器中,罗辑级之间的传输迟延小于2.2毫微秒。本文还讨论了定量实验的某些结果。     

快速浮、定点PID控制器FPGA的研究与实现

提出了基于FPGA的快速PID控制器技术,采用流水线运算方法,具有高速、稳定、精确的实时控制性能,实现了速度和资源的优化匹配。研究并分析了位置式PID不同算式的特点,完成了浮、定点PID控制器的硬件实现,提出了溢出、饱和等问题的解决方法,单次运算时间分别达480 ns、120 ns,并对两种控制器的性能进行了分析和比较。设计了单精度浮点数和16位定点数之间的转换控制器,增强了浮点PID的普适性。设计了基于FPGA的全数字逆变焊接电源的实验平台。仿真和实验证明,浮、定点PID控制器均可在强电磁干扰的环境中高速、准确、可靠地运行,具有广泛的实用性。     

单精度浮点数累积量异常分析及解决方案

自动控制系统普遍采用单精度浮点数实现算术运算和控制策略。采用单精度浮点数对过程量进行累积时,当运行时间足够长,会出现累积量达到一定程度时无法继续累积的现象。针对这一现象,对单精度浮点数表示的有效值范围和数学运算规则进行了分析,提出了一种基于单精度浮点数的分段累积算法。根据实际应用对累积量的精度要求,提供分段数量及各段参数设置指导。该算法不仅可以通过控制器逻辑组态实现,也可以在监控后台通过脚本实现。考虑到控制系统可能出现的故障停运后恢复运行的情况,在分段累积算法上增加了掉电保持功能。现场项目运行检验证明了该算法的有效性。该算法采用的基本算法模块支持各控制系统,具有较好的实用性。