基于FPGA的PLC位信息输出控制器设计

提出应用FPGA设计PLC位信息输出与读取控制器的思路。该控制器执行输出位信息相关命令时,在内部时序脉冲控制下按照Y编号地址自主完成位信息在位存储单元的寻址和读写操作;论述了控制器的电路构成和基本原理,应用Verilog HDL语言实现硬件电路的构建与连接;测试表明,该控制器在PLC用户程序执行过程中可以自主将位信息按要求输出和读取,使输出位信息命令的执行与系统其它功能模块实现并行处理,提高了PLC执行指令序列的速度,缩短了PLC扫描周期。     

基于IEEE Std1500的IP核并行测试控制架构设计

随着IEEE 1500标准的不断推广应用,兼容该标准的IP核也越来越多,具有IEEE 1500标准结构的IP核也被越来越多的应用到片上系统的设计中;由于IEEE 1500标准定义了外壳架构和测试访问机制,因此如何实现片上系统中IP核的外壳架构和测试访问机制的测试控制便成为研究的热点问题;文章在研究标准的基础上,基于外壳架构和CAS-BUS测试访问机制,提出IP核的并行测试控制架构,通过多IP核的仿真时序图分析,验证了测试控制架构的有效性;该架构能够实现多IP核的并行测试控制,节约了测试时间,提高了测试效率,为片上系统的测试控制提供一种新思路。     

动态轨道衡数据采集与传输系统的SoPC设计

针对使用广泛的动态轨道衡的应用需求,设计了一款基于SoPC的数据采集与传输系统.该系统用一片FPGA作为核心器件,实现了对动态轨道衡称重数据的采集与传输控制;以IP复用技术为核心,采用了Nios Ⅱ软核、SPI核和自主设计的以太网控制器ENC28J60专用控制IP核,通过编写驱动和应用程序,完成了一款专用SoPC系统.系统实现了对动态轨道衡8路传感器信号的采样与传输,同时充分利用SoPC的优势提高了动态轨道衡数据采集与传输系统的通用性,使其具有灵活高效、适用于不同环境、易于升级的特点.     

USB3.O协议分析与框架设计

随着科技的发展,最高传输速度为480Mbps的USB2.0已不能满足数据传输的需求;于是5Gbps的USB3.0应运而生;文中在详细分析了USB3.0协议的基础上,完成了USB3.0 IP核的框架设计;该IP核框架符合协议要求,实现了协议的基本功能;该IP核架构有助于学习和理解USB3.0协议,完成了USB3.0 IP核的VHDL代码实现阶段之前的协议分析与研究工作,对后期工作有指导作用.     

RF905无线通信IP软核的优化设计

利用DMA数据传输方式的特点,设计了一种基于DMA方式的RF905无线通信IP软核。该IP软核基于AVALON总线,其控制和运算逻辑由一片FPGA芯片完成,适合应用于NIOSII嵌入式系统。测试与验证表明,该IP软核在传输数据时大大降低了CPU的占用时间,提高了嵌入式系统的性能并且占用较少资源,与一般的IP硬核相比,速度快,成本低,灵活性好,可移植性强,从而更能满足短距离无线通信的要求。该IP软核已应用于某无线电力参数监测系统中。     

基于Avalon-ST接口帧读取IP核的设计和应用

研究基于Avalon-ST接口帧读取的IP核设计应用,通过Avalon-ST接口将外部存储中不同格式的帧数据转化为视频流输出。根据Avalon总线协议及Avalon-ST视频协议研究设计方案,使用VerilogHDL语言对模块进行硬件设计,并将实现的模块进行测试。结果表明,该IP核与Altera公司提供的FrameReader模块相比,突破了现有的FrameReader只支持紧缩格式的局限,使其功能更加完善,并且该IP核占用的资源少,工作频率更高,性能得到了优化,实用性更强。     

基于IP核的智能CAN设备设计与实现

针对目前基于Asic处理器智能设备存在的不足.开发出一种基于IP核的智能CAN设备;主要利用NIOSII固核处理器IP核、CAN总线IP核、PCI总线IP核,在SOPC集成环境及其它IDE环境中实现系统集成和定制,完成了NiosII处理器系统集成如主处理器、Cache、片内ROM/RAM、片外SRAM和FLASH资源等;Wishbone总线到Avalon总线的桥接;基于DPRAM的智能接几数据交换单元等,并完成设备的驱动及应用软件开发;在500kbps波特率和8字节数据位条件下,对该设备的CAN总线性能进行了实测,结果表明其性能高且灵活可靠.     

基于FPGA的DDR3用户接口设计

本文详细介绍了在 Xilinx Virtex-6系列FPGA中使用MIG3.7 IP核实现高速率DDR3芯片控制的设计思想和设计方案。针对高速实时数字信号处理中大容量采样数据通过DDR3存储和读取的应用背景,设计和实现了适用于该背景的控制状态机,并对控制时序作了详尽的分析。系统测试结果表明,该设计满足大容量数据的高速率存储和读取要求。     

基于FPGA自主控制浮点加减控制器设计

为实现一种能够自主完成浮点数加/减运算功能的浮点数加/减运算执行控制器,提出了一种基于采用FPGA并行操作电路硬连接的浮点数加/减运算控制电路及其时序控制方法;该控制器在接收到操作数类型与参与运算的操作数后,在内部时序脉冲作用下.可以自主完成操作数的配置以及浮点数加/减法运算的功能,运算结果传输到系统数据总线;论述了该控制器的电路构成和基本原理,分析操作数类型与操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率可达178.317 M,从输入端口到输出端口的延时数据为:最小延时是3.185 ns,最大延时是15.336 ns,耗用的IO输入输出端口占总资源的27.92%,数据表明该控制器提高了运算器的运算速度,且能够自主完成浮点数加/减运算。     

基于SOPC的边界扫描测试控制器IP核设计

在研究边界扫描数字电路测试技术标准IEEE1149.1的基础上,采用SOPC设计技术,用FPGA设计实现了一款基于Avalon总线的边界扫描测试总线控制IP核,与其它复用IP核可形成以NIOS Ⅱ处理器为核心的通用数字电路边界扫描测试控制器,该控制器产生符合IEEE1149.1标准的测试信号控制被测边界扫描系统,进行各种边界扫描测试;该IP核的成功设计,为基于边界扫描的电子系统机内自测试系统的实现,奠定了坚实的应用基础。     

PLC系统两线连接型数显仪表的设计

PLC系统是应用极其广泛的工业自动化装置,但由于没有配套的数显仪表而无法显示其数据或参数.本文给出了只用两根I/O线连接PLC系统的数显仪表实现方案,详细介绍了基于STC89C51的硬件组成、时序设计、软件实现和应用方法.该数显仪表可以直接和晶体管输出或电压输出形式的各类PLC连接,实现PLC系统的数据或参数显示功能.     

基于SOPC的高速边界扫描主控器设计

依据IEEE1149.1标准,采用SOPC技术设计了一款高速的边界扫描主控器;用户可对该主控器进行配置,输出测试所需的控制信号,输出的测试时钟TCK频率可达50MHz,大大提高了边界扫描测试效率;同时,开发的具有自主知识产权的边界扫描主控器IP核为SOPC系统可测性设计提供了一个很有实际价值的组件,无需专用边界扫描测试设备即可实现对系统的边界扫描测试功能;经时序仿真波形和数字示波器观测结果验证,该边界扫描主控器所产生的测试信号符合测试要求,设计正确合理。     

基于组态软件的液位控制系统设计

随着计算机技术的发展,计算机控制技术在过程控制中占有十分重要的地位。液位控制系统是PLC在工业控制中的重要应用,本文阐述了PLC及MCGS的基本工作原理,详细介绍了基于PLC和MCGS的液位控制系统的设计和实现,主要包括系统的实现原理、结构框图、控制界面、软件程序等。本系统是基于PLC的双容水箱的液位自动控制系统,即当液位低于设定的下限值时,系统自动打开泵上水;当水位到达设定值时,系统自动关闭水泵。利用现场相关的硬件设施如变送器等配合上位机MCGS组态软件完成现场数据的采集、报表输出和曲线显示,提高液位控制系统的控制精度和控制界面的友好性。     

基于MCGS和PLC的水位自动控制系统设计

为了提高现有水位控制系统的安全性和自动化程度,采用MCGS通用监控系统与PLC控制技术相结合的水位控制方案,由PLC实现控制功能,由MCGS组态软件实现实时监控、报警、数据查询及报表输出等功能。实验和应用证明,该方法实现了现场设备的实时监控,可操作性强,自动化程度高。对水位控制以及工业现场监控的进一步研究有着积极的意义和推广价值。     

基于SOPC技术的地球物理模拟可控震源研制

选用基于SOPC内核的专用芯片设计了地震物理模拟可控震源硬件平台;设计中,编写了基于Avalon总线接口与寄存器接口文件,应用SOPC Builder完成D/A模块的IP核设计以及系统外设IP核的配置工作,完成了可控震源硬件平台间各个功能模块的逻辑与时序接口控制;从实际测试结果来看,达到了设计的预期目的;该方案的优点在于通过SOPC技术来完成软硬件设计,系统集成度高,硬件平台可移植性好;经过实际应用,满足工程实际需要.     

AXI4总线的USB2.0设备控制器IP核设计

本设计依托星核计划——山东国产IP软核平台,基于最新片上总线AMBA4.0协议,使用VerilogHDL语言完成了主要由AXI4总线接口、ULPI模式控制、封包、解包和协议处理等模块组成的USB2.0设备控制器的IP核设计,通过综合验证证明了设计的正确性,并有效降低了FPGA逻辑资源占用率.可以根据实际应用要求将设计的USB2.0控制器IP核直接移植到FPGA内部,实现USB数据传输协议,省去了USB协议芯片,节省了产品开发成本,并且有效缩短了产品设计周期.     

基于Virtex-5的DDR2内存条存储管理

详细介绍了在Xilinx Virtex-5系列FPGA中利用MIG2.0 IP核实现高性能的DDR2 Dual Rank内存条控制器的设计原理以及这种设计结构的独特性。针对实时数字信号处理系统需要大规模且高速的测试数据,以此平台为基础,在用户层实现了适合本应用背景的控制状态机。系统测试结果表明,该设计满足大容量存储和高速输出的要求。     

可进化芯片的FPGA接口设计与实现

针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题,实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。使用自动验证平台与FPGA原型验证平台对FPGA接口进行验证来实现验证的收敛。测试结果表明,FPGA接口成功实现了嵌入式CPU与FPGA IP核的通信,完成芯片内的进化。     

基于FPGA的多操作位逻辑运算控制器的设计

提出了应用FPGA设计可执行多操作位逻辑运算控制器的思路,该控制器接收到逻辑运算命令与多操作位后,在内部时序脉冲作用下,可以自主完成PLC逻辑运算指令的功能,运算结果传输到系统数据总线.设计多操作位逻辑运算的PLC指令,论述了该控制器的电路构成和基本原理,分析指令在内部时序脉冲作用的执行过程并给出了流程图,应用Verilog HDL语言实现相关硬件的构建和连接,应用梯形图程序进行仿真测试.测试表明:该控制器可以自主完成每条指令的运算,实现了逻辑运算指令的执行与系统其他功能模块的并行处理,提高了PLC执行指令序列的速度.     

SPI总线扩展PLC输出点数的设计与实现

针对PLC主模块可用输出点数少的缺点,提出了采用SPI总线和移位寄存器HC595相结合扩展PLC输出点数,并设计了输出扩展电路;根据SPI总线及HC595的时序特点,确定了SPI的时钟模式,解决了时序的配合问题,并确定了输出点数的逻辑顺序;UDTY端接一下拉电阻,保证其处于高电平,SPI2CLK信号取反后输入到HC595,保证其采样到稳定的SPI输出数据,滤波电容,提高了电路抗干扰性能;编程实现对扩展输出点数的控制。实际应用表明,该设计方案经济、可靠。