基于VSPTIDR编码压缩的测试资源划分方法

提出了一种有效的新型测试数据压缩编码——VSPTIDR编码,该编码方法只需对编码字进行移位操作即可得到相应的游程长度,在测试集中0的概率p满足p≥0.92时,能取得比FDR编码更高的压缩率。该编码方法的解码器也较FDR编码的解码器简单、易实现且能有效节省硬件开销。这一系列改进降低了芯片的测试和制造成本,从而也就降低了芯片的整体成本。     

应用PTIDR编码压缩的测试资源划分方法

提出了一种有效的新型测试数据压缩编码——PTIDR编码。该编码方法综合利用哈夫曼编码和前缀编码。理论分析和实验结果表明,在测试集中,0的概率p满足p≥0.7610时,能取得比FDR编码更高的压缩率,从而降低芯片测试成本。该编码方法的解码器也较FDR编码的解码器简单、易实现,且能有效节省硬件开销,并进一步节省芯片面积,从而降低芯片制造成本。     

应用Variable-Tail编码压缩的测试资源划分方法

测试资源划分是降低测试成本的一种有效方法.本文提出了一种新的有效的对测试数据进行压缩的编码:Variable-Tail编码,并构建了基于该编码的测试资源划分方案.文章的理论分析和实验研究表明了采用Variable-Tail编码能取得比Golomb编码更高的压缩率,针对多种模式下的测试向量均能提供很好的压缩效果,解码器的硬件也较易实现.文章还提出了一种整合不确定位动态赋值的测试向量排序算法,该算法可以进一步提高测试压缩率.文章最后用实验数据验证了所提编码和排序算法的高效性.     

基于FDR码改进分组的SoC测试数据压缩方法

文章提出一种基于FDR码改进分组的SoC测试数据压缩方法.经过对原始测试集无关位的简单预处理,提高确定位0在游程中的出现频率.在FDR码的基础上,改进其分组方式,通过理论证明其压缩率略高于FDR编码,尤其是短游程的压缩率.用C语言编写程序模拟两种编码方法的软件实现程序,实验结果证明了改进分组的FDR编码方法的有效性和高压缩性.     

一种用于文本压缩的信源容错译码算法

LZ算法在文本压缩领域应用广泛。LZ译码以先前接收码字的译码结果形成字典,后续译码依赖于先前的重构数据,一旦压缩码字出现误码将会引起严重的误码扩散。分析了主流的LZ77算法编译码原理,讨论了输入误码对译码字典和解压数据的影响,研究了误码传播问题。在此基础上提出一种用于文本压缩数据的容错译码算法,指出容错处理对抑制误码传播及保证LZ77解压数据的完整性具有重要意义。     

基于变游程编码的测试数据压缩算法

基于IP核的设计思想推动了SOC设计技术的发展,却使SOC的测试数据成几何级数增长.针对这一问题,本文提出了一种有效的测试数据压缩算法——变游程(Variable-Run-Length)编码算法来减少测试数据量、降低测试成本.该算法编码时同时考虑游程0和游程1两种游程,大大减小了测试数据中长度较短游程的数量,提高了编码效率.理论分析和实验数据表明,变游程编码能取得较同类编码算法更高的压缩效率,能够显著减少测试时间、降低测试功耗和测试成本.     

基于共前缀连续长度码的测试数据的压缩和解压方法

为减少测试数据存储量。提出了一种省略FDR码前缀的变一变长度压缩码．称之为共前缀连续长度码CPRL（Co—Prefixal Run Length）。压缩过程分两步，先对测试集差分运算．然后采用CPRL码编码差分向量。它的解压体系结构由一个解码器和循环扫描寄存器CSR（Cyclical Scan Register）组成。针对ISCAS-89基准电路硬故障集的实验结果表明，该方法是一种非常高效的压缩方法。     

On a Reduced‐Complexity Inner Decoder for the Davey‐MacKay Construction

The Davey‐MacKay construction is a promising concatenated coding scheme involving an outer 2^k‐ary code and an inner code of rate k/n, for insertion‐deletion‐substitution channels. Recently, a lookup table (LUT)‐based inner decoder for this coding scheme was proposed to reduce the computational complexity of the inner decoder, albeit at the expense of a slight degradation in word error rate (WER) performance. In this letter, we show that negligible deterioration in WER performance can be achieved with an LUT as small as 7·2^k+n–1, but no smaller, when the probability of receiving less than n–1 or greater than n+1 bits corresponding to one outer code symbol is at least an order of magnitude smaller than the WER when no LUT is used.     

并行级联Gallager码的动态最大外迭代次数译码方案的研究

PCGC(Parallel Concatenated Gallager Code,并行级联Gallager码)是将LDPC(Low Density Parity Check,低密度奇偶校验)码运用于并行级联编码形式而得到的一种新型编码,它的译码器采用双层迭代的形式.传统的PCGC译码器采用FMSIN(Fixed Maximum Super Iteration Number,固定最大外迭代次数)的方案,在信道SNR(Signal-to-Noise Ratio,信噪比)较低时会导致译码器平均迭代次数,也即译码器复杂度偏高.针对于此,本文提出一种根据信道信噪比状况动态调整译码器中最大外迭代次数的方案,并通过计算机仿真,验证了运用此方案后,译码器复杂度可得到较大程度的降低.     

一种低功耗双重测试数据压缩方案

随着集成电路制造工艺的发展,VLSI（Very Large Scale Integrated）电路测试面临着测试数据量大和测试功耗过高的问题.对此,本文提出一种基于多级压缩的低功耗测试数据压缩方案.该方案先利用输入精简技术对原测试集进行预处理,以减少测试集中的确定位数量,之后再进行第一级压缩,即对测试向量按多扫描划分为子向量并进行相容压缩,压缩后的测试向量可用更短的码字表示;接着再对测试数据进行低功耗填充,先进行捕获功耗填充,使其达到安全阈值以内,然后再对剩余的无关位进行移位功耗填充;最后对填充后的测试数据进行第二级压缩,即改进游程编码压缩.对ISCAS89基准电路的实验结果表明,本文方案能取得比golomb码、FDR码、EFDR码、9C码、BM码等更高的压缩率,同时还能协同优化测试时的捕获功耗和移位功耗.     

Modified Selective Huffman Coding for Optimization of Test Data Compression,Test Application Time and Area Overhead

A compression-decompression scheme, Modified Selective Huffman (MS-Huffman) scheme based on Huffman code is proposed in this paper. This scheme aims at optimization of the parameters that influence the test cost reduction: the compression ratio, on-chip decoder area overhead and overall test application time. Theoretically, it is proved that the proposed scheme gives the better test data compression compared to very recently proposed encoding schemes for any test set. It is clearly demonstrated with a large number of experimental results that the proposed scheme improves the test data compression, reduces overall test application time and on-chip area overhead compared to other Huffman code based schemes.     

基于FPGA的高速Fast-SSC译码器测试系统

为了满足Polar码高性能测试时大数据量的要求,设计了一种针对Fast-SSC译码器的FPGA硬件测试平台,包含信源、信道编码器、调制器、信道、解调器、译码器和统计模块,采用Verilog在Altera Stratix V 5SGXEA7N2F45C2上实现,并采用PCIe接口与上位机进行通信。该平台对码长1024、码率1/2的Polar码进行测试,结果表明测试频率为300MHz、测试数据为1.4*1010 位时,译码耗时仅为19.18s。     

循环汉明码编译码器的设计与FPGA实现

分析了循环码的特性,提出一种循环汉明码编译码器的设计方案。编译码器中编码采用除法电路,译码采用梅吉特译码器,易于工程应用。对编译码器在FPGA上进行了实现,通过参数化设置,具有较高的码率,适用于(255,247)及其任意缩短码的循环汉明码,并给出了译码器的仿真和测试结果。结果表明:编译码器运行速率高、译码时延小,在Virtex-5芯片上,最高工作时钟频率大于270 MHz。在码组错误个数确定的系统应用中,可以有效降低误码率,一般可将误码率降低一个量级。实践表明,该设计具有很强的工程实用价值。     

一种符合JESD204C协议的并行FEC译码器

基于JESD204C协议,设计了一种适用于64B/66B链路层的并行FEC译码器。该电路采用64位并行处理方案,降低了电路对时钟频率的要求。针对协议使用的缩短(2074,2048)二进制循环码,设计了快速旋转电路,降低了电路设计的复杂度。使用Modelsim软件完成了功能验证,结果表明,译码器能够完成数据收发、纠错和报错等功能。采用了TSMC 65 nm标准数字工艺库,在Design Compiler平台上完成了逻辑综合,报告显示,译码器电路工作频率为500 MHz时,时间裕度为0.10 ns,单通道数据处理速度可达32 Gbit/s。     

一种改进的汉明码译码器设计与FPGA验证

提出了一种汉明码译码器改进方法,采用串行数据传输和时序优化的方法来降低汉明码译码器占用的资源和成本,并采用模块式的设计方法,设计了编译码系统仿真平台,详细地阐述了整个系统和各个模块的FPGA实现过程.仿真结果表明,设计的译码器复杂度明显降低.     

TURBO码中的交织器设计及其改进

Turbo码是近年来提出的一种信道编码.该系统在编码时采用并行的反馈系统卷积码(RSC).在编码的同时,对原始信息和经过交织(interleave)乱序的信息进行编码.Turbo码的解码一般采用软输入软输出解码器(SISO).其解码算法主要有SOVA、MAP以及改进的LOGMAN算法.Turbo码的编解码中,交织器的性能是一个关键问题.文章对交织器的设计和各种交织器的性能进行了探讨,并提出了一种易于硬件实现的交织器设计方法.     

Code detection in turbo source coding

We consider the lossless compression of binary memoryless sources using a library of turbo codes. The message is compressed by each code and the best result along with the index of the applied code is sent to the decoder. Instead of transmitting the code index, we find a criterion to detect the code index using the transmitted parities. Our method helps to reduce the compression rate of short block length turbo source coders.     

一种基于测试集分组的广义交替码

测试数据编码压缩是一类重要、经典的测试源划分（TRP）方法。本文提出了一种广义交替码,将FDR码、交替码都看作它的特例;又扩展了两步压缩方法,将原测试集划分成多组,每组采用不同的比值进行交替编码,综合了交替码与两步编码各自的优势,弥补了FDR码,交替码对某些电路测试集压缩的缺陷,得到了较好的压缩率。实验结果表明,与同类型的编码压缩方法相比,该方案具有更高的测试数据压缩率和较好的综合测试性能。     

并行级联LDPC码译码迭代终止准则研究

提出了两种低复杂度的终止准则,以用于降低PCGC（并行级联Gallager码,parallel concatenated gallagercode）的译码器运算量.这两种准则通过观察边信息方差的改变情况,来判断是否终止译码器迭代.计算机仿真结果证明,这些终止准则可有效地降低译码器运算量,且不影响译码器误比特率性能.     

多码率QC-LDPC译码器设计与实现

低密度奇偶校验码（LDPC）是目前最有效的差错控制手段之一,而其中准循环LDPC码（QC-LDPC）应用最为广泛。提出了一种通用的多码率QC-LDPC译码器设计方法,并在FPGA上完成了实现和测试。测试结果表明,该多码率译码器在资源占用不超过2种码率译码器资源之和的前提下能够有效支持至少3种码率;且工作时钟在110 MHZ时,固定迭代次数为16次,该译码器的吞吐率能保持在110 Mb/s以上。