高速程序分频器

介绍一种高速吞脉冲程序分频器.该分频器速度高达550MHz,工作可靠,分频比为100～999,适用于数字频率合成器.     

动态分频器技术

本文介绍了动态分频器的基本原理；详细叙述了动态分频器电路及其主要工艺技术；综述了国外动态分频器的发展动态。     

分频器的选择与使用

<正> 众所周知,扬声器系统由扬声器单元、音箱体和分频器三大部分组成,其中分频器对高、中、低音的重放、音质等都起着举足轻重的作用。本文简单介绍分频器的选择与使用。 一、分频器原理 大家知道,人耳可听到频率范围在20Hz～20kHz的声音。由于频带宽阔,只用单个扬声器是不能重放整个音频频谱的,因此可把声音分为低、中、高音频段,由多个扬声器来进行重放。大多数扬声器系统都是二分频或三分频的系统。二分频系统由高音和低音单元组成,三分频系统由高、中、低音单元组成,这样基本上可获得宽阔的重放频带。另     

一位小数分频器

近年来,在频率合成技术上广泛使用了小数分频器小数分频是基于分频比平均的原理上,它可以解决高参考频率和高分辨率之间的矛盾。换言之,它可使压控振荡器输出频率的分辨率(频率间隔)远小于参考频率。因为参考频率选得较高,环路通带宽,所以具有良好的杂散抑制能力,转换速度亦快。     

400MHz吞脉冲程序分频器的研制

本文介绍了程序分频器的组成、逻辑设计。及提高速度的措施,该分频器配合双模前置分频器,可使吞脉冲程序分频器频率达420MHz。     

可编程分频器的实现

在研制电力线载波数字复接器时,为了能确保系统稳定工作,必须要有性能可靠的时钟电路,因此利用同步MODEM本身产生的时钟,便是最佳的选择方案,但MODEM在外部14.4kHZ时钟训练结束后,随着连接速率的不同,而产生28.8k、24k、19.2k、14.4kHZ四种不同的时钟。电力线载波数字复接器的功能是同时复用3路话音和4路数据,它的复用速率为9.6kHZ,如何利用以上4种时钟产生稳定的9.6k时钟,就需要一个可编程分频器,尽管器件手册上推荐了诸如74HC292、74HC294等类型的可编程芯片,但由于均是冷门芯片,市场上很难买到,因此利用最常见的74Hc161带异步清除的计数器设计了性能完善的可编程计数器。 我们知道28.8k、24k、19.2k、14.4k这四种时钟和9.6k的关系很难确定,难以产生9.6k时钟,因此要先对这些时钟进行倍频处理,倍频电路的核心是CD4046锁相环芯片,加上用74HC393生成的4分频电路构成,之所以采用4分频,是考虑到在分频后要得到的是对称方波,要是用奇数分频则得到的是不对称方波。具体电路图如下所示: MODEM产生的时钟信号从上图的IN端子进入,经过     

低成本数字分频器设计

本文介绍了利用硬件语言VeriolgHDL实现任意分频,特别是小数分频的设计方法,并在QuartusII编程环境下,进行了仿真和调试。     

串接二分支分频器

为了解决城市中电视图像质量下降、农村电视信号及弱及广播、调频信号接收困难等问题,采用了共用天线广播、电视、调频系统,共用天线广播、电视系统及共用天线电视、调频系统等接收方式。本文介绍这些共用天线系统中串接二分支分频器的用途、工作原理、电原理图、技术指标、元件参数的选择,并讲述了制作、调试方法及其应用。     

2千兆赫GaAs分频器设计

本文介绍了我国自行研制成功的GaAs 2千兆赫二分频分频器的设计。其试验电路测试结果表明该设计方法的可行性。     

超高速低功耗ECL予置分频器研究

本文介绍一个÷5/6低功耗ECL予置分频器的设计,从降低电源电压,减小内部逻辑摆幅和寄生电容等几方面讨论了提高电路高速低功耗特性的途径。该电路采用串联电源电压结构,内部电路在-2.5V～-2.7V电源电压下工作。电路功耗仅为具有相同功能的普通ECL电路的1/6。采用3μm设计规则的氧化物隔离等平面S型双极工艺。发射极条实际尺寸2μm×9μm,晶体管f_i为3.2GHz。室温下典型功耗75mW,最高M作频率大于900MHz。     

高速低功耗多模分频器的设计

基于相位转换技术的多模分频器由于其在工作频率和功耗中能更好地折中而得到广泛的应用.为了进一步降低功耗,利用两级反相器对其相位信号进行整形,使工作频率最高的前两级÷2分频器能降低输出幅度的要求,从而大大降低功耗.这两级反相器还可以调整相位信号占空比为25%,甚至更小,从而增大相位控制信号的延时余量,实现无毛刺的加计数相位转换.基于相位转换4模分频器的基本原理,设计了一个2.55 GHz的多模分频器.仿真结果表明,采用0.35μm BiCMOS工艺,在3.3 V电源电压下,分频值为128～255,最大功耗不到14 mW.     

超高速分频器设计

介绍了超高速分频器的设计过程，提出了逻辑最简化设计方法以及ECL逻辑器件的应用和PCB设计中所应注意的问题及相应的技术措施。     

一种500MHz高速程序分频器

文章介绍的高速程序分频器,电路方案独特,设计简洁新颖。在充分发挥各单元电路逻辑功能的基础上,通过巧妙地连接和组合,使其具有工作频率高(可高达500MHz)、功耗低、分频比预置直观、工作稳定可靠的显著特点,是一种性能优越,颇具特色的高速程序分频器。     

基于新型双模分频器的低功耗多模分频器

提出了一种基于新型源耦合逻辑或门的双模分频器和一种基于双D触发器的双模分频器。与传统的基于与门逻辑的双模分频器相比,基于新型源耦合逻辑的双模分频器减少了一级堆叠管,增加了采样开关管的过驱动电压,提高了工作速度。基于双D触发器的双模分频器比传统的基于4个D触发器的双模分频器节省近一半的晶体管,减小了芯片面积,降低了多模分频器的功耗。基于上述两种新型双模分频器架构,并引入分频比扩展技术,在0.18μm CMOS工艺下,实现了一种宽工作范围高速低功耗的多模分频器,分频范围为4～8192,工作频率范围0.8～2.7GHz,消耗电流1.25 mA。