基于DSP的AVS IDCT的研究与实现

离散余弦反变换是数字音视频解码算法的关键模块,研究IDCT算法的实现对提高AVS解码器速度有着重要的意义.本文主要研究了IDCT在DSP上的一种快速实现方法.论文选用TI公司TMS320DM642作为开发平台,根据DSP的特性和存储结构的特点,实现了一种适合该芯片的IDCT快速算法,极大提高了AVs解码系统的性能.     

AVS和H.264通用IDCT模块的建模与验证

H.264和AVS协议在算法上有一定的相似性,IDCT算法的特性说明它适合被用来硬件加速.使用ARM的ESL工具SoC Designer,对AVS和H.264的算法模块IDCT进行复用建模,设计出一个能同时解码AVS和H.264码流的通用解码器的验证模型.     

基于DSP的JPEG图像解码算法的实现

概述了JPEG图像解码算法的基本原理，论述了JPEG图像解码算法基于DSP的实现过程，并重点讨论了JPEG图像解码中IDCT变换和Huffman解码算法的实现和优化。本文介绍的JPEG图像解码算法可以应用到数码相机、多媒体手机等多种场合。     

一种新型的AVS熵解码码表结构

传统AVS熵解码过程中需要存储大量的码表数据,并且在码表查询和切换的过程中存在很多的判断和跳转指令,严重地降低了解码速度,不利于DSP的实现。为了实现嵌入式AVS视频解码器,通过分析熵解码码表的特点,提出了一种新型的码表结构和一种分组查询的查询方法,代码实现采用DSP汇编语言。结果表明,与传统的码表结构和查询方式相比较,大大节省了数据空间,缩短了代码的执行时间,提高了解码的效率。     

MPEG-4像素压缩模块的DSP实现

文章在TMS320C6204定点DSP芯片上实现了MPEG-4像素压缩模块的优化.重点讨论了一种快速的DCT/IDCT算法在DSP上的实现,并针对其中最耗时的DCT/IDCT、量化/反量化算法做了软件优化,有效的降低了整个模块的运行时钟数.实验结果表明本文的算法和优化结果都取得了良好的效果.     

基于ARM的MPEG4 IDCT研究

由于视频解码的运算复杂度很高,因此很多研究将微处理器上视频解码的IDCT,YUV/RGB转换等高运算部分硬件化实现,从而提高了成本,也提高了升级改进的难度.主要研究了MPEG4解码核心的IDCT部分的实现,选取了达到理论计算量下限的Loeffler算法的改进算法,在程序上进行了预判零技术和基于平台的优化.经过实际测试,在180MHz的ARM926EJS CPU上完成了QVGA格式MPEG4的30fps速度实时播放.     

基于ARM的AVS-P2视频解码器

研究了AVS视频解码部分,介绍了AVS视频编码过程的关键技术.详细阐述了针对ARM平台的AVS-P2视频解码算法的优化,并在基于ARM-Linux的嵌入武平台上实现了AVS视频解码.     

在OMAP3530平台实现AVS解码器

详细讨论了OMAP架构的双核通信机制,分析了Codec Engine,DSPlink,CMEM等核心模块。然后实现了一种基于OMAP3530开发平台的AVS视频解码系统,实现了ARM处理器接收网络数据和显示图像,DSP处理器解码AVS码流。在Linux环境下将AVS视频解码器移植到3530开发板中,在分辨率D1下达到25 f/s(帧/秒)。     

图像编解码中IDCT的FPGA实现

在MPEG解码电路中,IDCT是整个解码过程中运算量最大的一部分。介绍一种基于查找表(LUT)实现IDCT的方案,并用Verilog语言在FPGA芯片上得到了实现。     

基于DA的高性能2-D IDCT处理器设计

为提高2-D IDCT的解码速度,文中设计了一种基于DA的2-D IDCT处理器.该处理器在算法上用1-D IDCT实现2-D IDCT,用Chen算法实现1-D IDCT,用DA实现乘加结构.通过将输入数据分成高6位和低6位两组加快了处理器的速度,通过查找表的共用及将输入数据投影到(-1,1)的编码减少了查找表的数量及大小.通过在Q0上预存四舍五入值省去了四舍五入所需的加法运算.使用Altera的EP2C20F484C7对该处理器进行综合,时钟最高频率可达165.37MHz.     

DSP implementation of real-time MPEG-2 audio decoder using novelsynthesis filter bank

An efficient synthesis filter is presented which can carry out real-time MPEG-2 audio decoding. The proposed algorithm reduces the number of MAC operations by adopting novel IDCT and windowing schemes, exploiting a multichannel structure, and implementing CGD techniques. The DSP implementation is MPEG-2 compliant and achieves real-time processing with 60% reduction in run-time compared with a fast ISO decoder     

Error-resistance and Low-complexity Integer Inverse Discrete Cosine Transform

In this paper, a low-complexity multiplication-free integer inverse discrete cosine transform (IDCT) based on data flow structure of improved AAN’s fast IDCT is proposed for error drifting resistance of decoder. Two algorithms are used in this integer IDCT improvement. One is common factor extraction which extracts the complicated common factors from transform kernel to scale; the other is two-stage scale which splits a more than 16-bit scale into two less than 16-bit scales. With the two algorithms, high-accuracy integer IDCT is implemented in lower complexity. The experimental results show that the proposed transform exceeds the requirements of IEEE1180-1990 significantly (about 10 times). The results of the proposed IDCT implemented into MPEG-2 and MPEG-4 decoders instead of original 64-bit floating-point IDCT also show that it reduces the error drifting of decoders efficiently.     

数字视音频解码中IDCT的FPGA实现

在MPEG视音频标准中,使用DCT(离散余旋变换)/IDCT(反离散余旋变换)来压缩数据。在数字视音频MP3解码电路中,IDCT是整个解码过程中运算量最大最耗时的一部分,因此IDCT的速度对整个MP3解码进程的速度起着极为关键的作用。在众多的解码过程实现方案中,用芯片实现是速度最快的一种方案。本方案是用RTL级的Verilog语言进行描述,用Synplify Pro综合成门级电路,然后用ModelSim仿真通过后,下载到X ilinx公司的V irtex的FPGA中。结果表明:电路工作正确可靠,速度上能满足MP3的实时播放要求。     

基于TMS320DM642的H.264解码器优化

通过分析H.264软件解码器的结构和复杂度,确定了解码器在优化过程中的重点和难点,并结合TMS320DM642DSP性能特点,详细讨论了在TMS320DM642DSP平台上H.264解码器所采用的优化方法。这些方法主要涉及提高程序代码的并行性和增强存储器访问的效率,重点是运动补偿、IDCT等关键模块的优化。通过实验结果表明,本解码器可以实现CIF格式视频流的实时解码。     

JPEG解码器IP核的设计与实现

介绍了基于静止图像压缩标准JPEG解码器IP核的设计与实现.设计采用适于硬件实现的IDCT算法结构,通过增加运算并行度和流水线技术相结合的方法以提高处理速度.根据Huffman码流特点,采用新的Huffman并行解码硬件实现结构,用简单的算术运算代替复杂的配对模式,解码速度快,硬件成本低.该IP核可方便地集成到诸如数码...     

基于DM642的CAVLC解码器快速算法与实现

结合TMS320DM642的特点,采用码字扩展,码表分组和线性汇编方法对CAVLC解码进行快速算法设计与实现.在SEED-VPM642的开发板上实验,结果表明,新算法使得解码速度提高了约66.5%,能够应用于视频实时解码系统中.     

Viterbi译码在TD-SCDMA测试平台中的应用

根据3GPP的规定提出了TD-SCDMA网络测试平台中的Viterbi译码器的DSP实现方案。该方案兼顾了资源消耗和译码效率,提高了译码器的硬件结构和整体性能.通过对TD-SCDMA终端维特比译码的理解,设计出相应网络测试平台中的译码器。并给出了其DSP实现程序,利用CCS集成环境平台和TMS320C55XDSP芯片进行仿真分析。由仿真和测试结果表明,该实现方法在实际应用中检测效果很好。     

MPEG视频应用中离散余弦逆变换的FPGA设计

用硬件实现的快速的离散余弦逆变换对于提高MPEG解码处理的速度是至关重要的。本文论述了使用可编程逻辑器件来实现离散余弦逆变换。本设计应用并行处理的结构完成数据流的高吞吐量处理，适合实时视频的应用。本设计由肌段可综合的Verilog代码完成。     

MPEG中子带滤波的快速算法及定点实现

高保真的数字音频编码一般都采用子带分析滤波器,作为整个编码过程的主要模块之一,MPEG(活动图象专家组)音频就是典型情况。鉴于标准中给出的子带分析滤波器算法的运算量相当可观,作者提出了一种基于ID-CT(反离散余弦变换)的快速算法,在保证运算精度的前提下,减少运算量和数据量,最终目的是在一片廉价定点DSP上实现MP3(MPEG-Ⅰ层3)编码算法。     

Pel reconstruction on FPGA-augmented TriMedia

This paper presents a TriMedia processor extended with three reconfigurable designs for entropy decoding (ED), inverse quantization (IQ), and two-dimensional (2-D) inverse discrete cosine transform (IDCT), and assesses the performance gain that is provided by such extensions when performing MPEG2-compliant pel reconstruction. We first describe an extension of the TriMedia architecture, which consists of a multiple-context field programmable gate array (FPGA)-based reconfigurable functional unit (RFU), a configuration unit managing the reconfiguration of the RFU, and their associated instructions. Then, we address the computation of the ED, IQ, and 2-D IDCT tasks, and propose to provide reconfigurable hardware support for a variable-length decoder that can decode two symbols per call (VLD-2), an inverse quantizer that can dequantize four coefficients per call (IQ-4), and an 1-D IDCT (1-D IDCT). The most important aspects concerning the implementation of the FPGA-mapped VLD-2, IQ-4, and 1-D IDCT units, as well as the organization of the software routines calling these FPGA-mapped computing units are outlined. Experimental results indicate that by configuring each of the VLD-2, IQ-4, and 1-D IDCT units on a different FPGA context, and by activating the contexts as needed, the FPGA-augmented TriMedia can perform MPEG2-compliant pel reconstruction with an average speed-up of 1.4/spl times/ over the standard TriMedia.