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一种全CMOS工艺吉比特以太网串并-并串转换电路 总被引:2,自引:1,他引:2
本文介绍了一种单片集成的吉比特以太网串并-并串转换电路。在芯片中,模拟锁相环产生1.25GHz高速时钟(当芯片用于光纤网络,时钟速率就为1.06GHz),同时一个10到1多路选择器完成并行数据到串行的转换。在接收端,差分输入信号依次经过均衡电路、双端-单端转换电路转换成数字信号。同时,数据和时钟提取电路提取出时钟,并将数据重新同步。最后,串并转换电路完成串行-并行转换和字节同步。实验芯片采用0.35μmSPTM CMOS工艺,芯片面积为1.92mm^2,在最高输入输出数据波特率条件下的功耗为900mW。 相似文献
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本文介绍了一种适用于高速差分数据接收的CMOS串并转换电路,该电路主要由时钟电路、1:2数据分割电路和1:5分接器组成。采用65nm工艺,仿真结果表明,在数据传输速度为5Gb/s时功耗为12mW。 相似文献
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传统太赫兹探测器仅能获取信号幅值信息,为此提出一种正交外差混频结构,可同时获得信号的幅值、相位和极化信息,有效提升探测器的灵敏度和信息量。该探测器基于40 nm互补金属氧化物半导体(CMOS)工艺,在传统吉尔伯特双平衡混频结构的开关级与跨导级之间串联电感,输出级联cascode中频放大器,进一步提高探测器响应电压。经过仿真优化,该探测器在 -50 dBm射频功率,0 dBm本振功率条件下,1 GHz中频信号的电压响应度为1 100 kV/W,噪声等效功率为26.8 fW/Hz1/2,输出波形显示了良好的正交性。同时,设计了一个1∶8层叠式功分器用于分配本振功率,在150 GHz频率处,该功分器的插入损耗约为5 dB,四路差分输出信号的幅值差为0.8~1.2 dB,相位差为0.4°~1.7°。 相似文献
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为了提高数字集成电路芯片的驱动能力,采用优化比例因子的等比缓冲器链方法,通过Hspice软件仿真和版图设计测试.提出了一种基于CSMC2P2M0.6μmCMOS工艺的输出缓冲电路设计方案。本文完成了系统的电原理图设计和版图设计,整体电路采用Hspice和CSMC2P2M的0.6μmCMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC2P2M0.6μmCMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1mm×1mm,并参与MPW(多项目晶圆)计划流片。流片测试结果表明,在输出负载很大时,本设计能提供足够的驱动电流,同时延迟时间短、并占用版图面积小。 相似文献
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1.25 Gbps并串转换CMOS集成电路 总被引:2,自引:0,他引:2
分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全定制设计 ,芯片面积为 2 4.1 9mm2 。串行数据输出的最高工作速率达到 1 .62 Gbps,可满足不同吉比特率通信系统的要求。在 1 .2 5 Gbps标准速率 ,工作电压 3 .3 V,负载为 5 0 Ω的条件下 ,功耗为 1 74.84m W,输出电压峰 -峰值可达到 2 .42 V,占空比为 49% ,抖动为 3 5 ps rms。测试结果和模拟结果一致 ,表明所设计的电路结构在性能、速度、功耗和面积优化方面的先进性。文中设计的芯片具有广泛应用和产业化前景。 相似文献
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介绍了一种基于GSMC 130 nm CMOS工艺的高速率低功耗10:1并串转换芯片。在核心并串转换部分,该芯片使用了多相结构和树型结构相结合的方式,在输入半速率时钟的条件下,实现了10路500 Mbit/s并行数据到1路5 Gbit/s串行数据的转换。全芯片完整后仿真结果显示,在工作电压(1.2±10%)V、温度-55~100℃、全工艺角条件下,该芯片均可正确完成10:1并串转换逻辑功能,并输出清晰干净的5 Gbit/s眼图。在典型条件下,芯片整体功耗为25.2 mW,输出电压摆幅可达到260 mV。 相似文献
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数学逻辑电路最基本的构造就是用电子开关实现逻辑“0”和逻辑“1”。目前采用CMOS构造的逻辑器件在总体性能上已超过TTL,因而将成为数字电路教学的重点内容。本文介绍了从MOS管的逻辑形式出发用互补对及广义互补的方法揭示CMOS逻辑电路实质的内容以供参考之用。 相似文献
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该文通过对电流型CMOS电路的阈值控制引入了多值电流型比较器。与2值逻辑电路相比,多值逻辑电路的单条导线允许更多的信息传输。相较于电压信号,电流信号易实现加、减等算术运算,在多值逻辑的设计上更加方便。同时提出了基于比较器的4值基本单元设计方法,实现了4值取大、取小以及反向器的设计,在此基础上设计实现了加法器和减法器。该设计方法在2值、3值以及n值逻辑上同样适用。实验结果表明所设计的电路具有正确的逻辑功能,较之相关文献电流型CMOS全加器有更低的功耗和更少的晶体管数。 相似文献
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根据有关对称三进制逻辑的资料,结合CMOS电路生产工艺特点,设计并试制了对称三值逻辑CMOS系列电路。其中包括倒相器与非门、或非门、变形反相器和T门共五种基本电路。本文叙述了设计方案,生产工艺及结果讨论。 相似文献
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基于RHBD技术CMOS锁存器加固电路的研究 总被引:1,自引:0,他引:1
对基于RHBD技术CMOS D锁存器抗辐射加固电路设计技术进行了研究,并对其抗单粒子效应进行了模拟仿真.首先介绍了基于RHBD技术的双互锁存储单元(DICE)技术,然后给出了基于DICE结构的D锁存器的电路设计及其提取版图寄生参数后的功能仿真,并对其抗单粒子效应给出了模拟仿真,得出了此设计下的阈值LET,仿真结果表明:基于DICE结构的D锁存器具有抗单粒子效应的能力. 相似文献
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本文根据模相关性的性质,指出多值模代数系统中模无关。方程组有唯一解,矩阵可逆,函数的规范展开,模运算的完备性之间互为等价关系,并指导了四值单变量查函数的电流型CMOS电路设计,它比传统的成本法优越。 相似文献
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一种高性能CMOS带隙电路的设计 总被引:1,自引:1,他引:0
文章提出一种CMOS带隙参考源(BGR)电路设计,它可以在很宽的电压范围内有效的工作,能够在12.8V,10V范围内实现稳定工作,抗干扰能力强,结构相对简单,由CMOS运放,二极管以及电阻组成,用常规的0.6um CMOS工艺制作,在模拟环境下仿真结果表明其最小工作电压为2.75V,完全能够满足锁相环设计的要求。 相似文献