防火墙寄存器技术的FPGA低功耗布线算法研究*

针对减少毛刺能够有效地降低电路功耗,提出了一种基于防火墙寄存器技术的FPGA低功耗布线算法。在布线过程中,一方面运用算法增加防火墙寄存器滤掉毛刺;另一方面通过修改代价函数,动态地调节输入信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而有效地减少毛刺,降低电路的动态功耗。实验结果表明,在运算时间相同的情况下,与其他算法相比,该算法平均能消除约72%～81%的毛刺,降低约4%～8%的功耗,减少约23%～26%的关键路径延时,而只增加4%的触发器。     

时延差驱动的门级功耗估算算法

提出一种基于 ROBDD图和时延差的组合电路门级平均功耗估算算法 ,该算法适用于单位延迟模型和一般的延迟模型 .算法用时匀质 Markov链模型描述信号的变化 ,电路中各节点的开关活动率用功能翻转与毛刺翻转之和来衡量 ;根据信号之间的再汇聚特性生成超门 ,构造局部的 ROBDD图 (最简有序二叉决策图 )来估算功能翻转 ;根据信号到达单元门各输入端之间的延迟差 ,构造毛刺产生模型 ,估算毛刺翻转 .该算法通过构造节点的有约束超门缩小了ROBDD的规模 ;在考虑信号再汇聚而导致的信号相关性的同时 ,还比较精确地考虑由于时延差而产生的毛刺功耗 .实验结果显示 ,与 Monte- Carlo统计模拟方法相比 ,算法的估算精度在 10 %以内 ,运行速度要快一个数量级 .     

基于PathFinder和拆线-重布的FPGA时序布线算法

为了解决当前FPGA布线算法的绕线问题,进一步减少关键路径的延时,提出一种混合PathFinder和拆线-重布的FPGA时序布线算法.在PathFinder时序算法整体布线布通之后,拆掉一些影响关键路径延时的线网路径,再对这些拆掉的线网采用PathFinder算法进行增量布线;在重布的过程中,通过为关键连接和其他连接采用差别化的关键度来专门优化关键连接的路径,从而减少整个关键路径的延时.实验结果表明,与VPR时序驱动布线算法相比,该算法能平均减少12.97%的关键路径延时,而运行时间仅增加了4.87%.     

流水线的FPGA低功耗设计①

在组合逻辑中加入寄存器级形成流水线,减少了信号毛刺的产生和传播,从而降低FPGA动态功耗,通过XPower功耗分析工具总结出了流水线设计和非流水线设计的功耗,为了做出更完整的对比,使用了低翻转率信号,随机翻转率信号和高翻转率信号作为输入,最后得出结论,对于高翻转率的信号,使用流水线可以一定程度的降低FPGA的功耗,对于低翻转率的信号,使用的流水线可能会使用比非流水线更多的功耗,并分析了其原因。     

基于B样条动态拟合的PCB高速信号线轨迹控制

通过对实际高速信号PCB(Printed Circuit Board)布线中走线结构的研究,针对高速数字化服务器主板系统设计中PCB布线路径平滑可控的需要,提出一种基于B样条曲线的动态拟合算法,该算法采用型值点分批重叠求交算法原理,实现高速信号走线的动态拟合,实现PCB布线轨迹的整体准均匀B样条的性质.通过电路调试仿真,该动态拟合算法有效降低了高速信号衰减.     

基于SRAM结构的FPGA抗辐射布局算法

分析由辐射造成的单粒子翻转(SEU)软错误,在通用布局布线工具的基础上,提出一种基于SRAM结构的现场可编程门阵列 (FPGA)抗辐射布局算法。该算法通过优化电路单元在FPGA中的布局位置,减少布线资源开路敏感错误、短路敏感错误以及SEU敏感点的数目。测试结果表明,该算法能减少SEU软错误,提高FPGA的抗辐射性能,并且无需增加额外的设计成本和硬件开销。     

用扫描链重构来提高EFDR编码的测试压缩率和降低测试功耗

为了解决系统芯片测试中日益增长的测试数据和测试功耗的问题,提出一种不影响芯片正常逻辑功能的扫描链重构算法--Run-Reduced-Reconfiguration(3R).该算法针对扩展频率导向游程(EFDR)编码来重排序扫描链和调整扫描单元极性,重新组织测试数据,减少了游程的数量.从而大人提高了EFDR编码的测试压缩率并降低测试功耗;分析了扫描链调整对布线长度带来的影响后,给出了权衡压缩率和布线长度的解决方案.在ISCAS89基准电路上的实验结果表明,使用3R算法后,测试压缩率提高了52%,测试移位功耗降低了53%.     

时延差驱动的门级耗估算算法

提出一种基于ROBDD图和时延差的组合电路门级平均功耗估算算法，该算法适用于单位延迟模型和一般的延迟模型。算法用时匀质Markov链模型描述信号的变化，电路中各节点的开关活动率用功能翻转与毛刺翻转之和来衡量；根据信号之间的再汇聚特性生成超门，构造局部的ROBDD图（最简有序二叉决策图）来估算功能翻转；根据信号到达单元门各输入端之间的延迟差，构造毛刺产生模型，估算毛刺翻转。该算法通过构造 节点的有约束超门缩小了ROBDD的规模；在考虑信号再汇聚而导致的信号相关性的同时，还比较精确地考虑由于延时误差而产生的毛刺功耗。实验结果显示，与Monte-Carlo统计模拟方法相比，算法的估算精度在10％以内，运行速度要快一个数量级。     

轻量化FPGA布线路径搜索算法EI北大核心CSCD

针对FPGA布线耗时较长的问题,提出一种基于最优节点预测的轻量化FPGA布线路径搜索算法.该算法通过预测最优布线资源节点,在搜索最优布线路径时只对最优节点进行详细计算、分析,无须搜索其他节点,从而提高搜索速度;当轻量化搜索失败时,以全局最优节点为源点重新进行轻量化搜索,提高全局搜索能力;在寻找全局最优节点时,只对可能出现在最优路径上的次优节点进行详细计算分析,减少无效计算.使用VTR标准电路对所提算法和VPR 8.0进行测试,并从布线所需时间和结果质量2个方面进行比较.实验结果表明,与VPR 8.0中布线路径搜索算法相比,所提算法在保证布线结果质量基本不变的情况下,将搜索的布线资源节点数量减少41.8%,可节省31.3%的运行时间.     

一种减少重复搜索的FPGA快速布线算法

为了提高FPGA布线的运行速度,提出一种减少重复搜索的快速布线算法,该算法分为布通驱动布线算法和时序驱动布线算法.在布通驱动布线算法中,通过把线网的布线路径转换成连接的布线路径来判断每条连接的路径中是否存在拥塞节点,如果存在,保留其布线路径,否则重新进行搜索;时序驱动布线算法采用临界度判定机制来平衡运行速度和时序性能之间的比重.实验结果表明,与公认的VPR布线算法相比,布通驱动布线算法和时序驱动布线算法的运行时间分别平均减少了95.19%和28.98%,且时序驱动布线算法的关键路径延时减少了4.80%.