n阱CMOS与n型表沟CCD兼容的集成电路工艺

本文介绍并讨论了一种ｎ阱ＣＭＯＳ与ｎ沟ＳＣＣＤ兼容的集成电路工艺。采用这种工艺研制的模拟延迟积分器，工作电压为１５－１８Ｖ，采样频率达１．３ＭＨｚ。     

硅栅CMOS倒阱工艺研究

我们从八十年代中期研究的一种倒阱工艺,采用高能注阱,使杂质峰位于阱内,形成载流子减速场,有利于克服常规工艺的自锁效应。阱深可由6～7μm降为2μm左右,能克服常规工艺的许多局限性,工艺简单,省掉高温推阱工艺,有利于大圆片低温工艺实现。     

一种2μmp阱CMOS工艺

本文介绍了我们开发的２μｍｐ阱ＣＭＯＳ工艺，包括不同工艺方案的设计，主要参数的选取、调整及实验结果。给出不同工艺方案的比较及实验结果对比，最后给出我们选定的２μｍｐ阱ＣＭＯＳ工艺方案及主要电学参数。     

三阱CMOS工艺单粒子闩锁研究

随着数模混合电路在无线应用领域的发展,三阱工艺噪声隔离优点引起设计师的广泛兴趣。RF技术必须把在P-衬底上的模拟、数字和RF电路进行隔离。本文主要讨论三阱（Triple-Well）工艺的电路单粒子闩锁问题。     

1.5μm双层布线Ｎ阱CMOS工艺研究

给出了１．５μｍ双层布线Ｎ阱ＣＭＯＳ工敢研究流程，叙述了研究中一些关键技术。     

N阱CMOS全兼容技术

近几年来,单用一种工艺难于获得各种不同要求的性能,例如双极型电路速度比较高,导通电阻比较小,但功耗较大,而且输入阻抗比较小,比较适合于高性能的模拟应用;又如MOS电路能获得高的输入阻抗、低的功耗,但速度不够理想,比较适合于数字电路;I~2L能使集成度比较高……,在VLSI电路中主要集成的是标准的数字电路.由于VLSI技术的发展,把一个电子系统或于系统集成在一个硅芯     

工艺阱深对CMOS集成电路抗闩锁性能的影响

闩锁效应是体硅CMOS电路中最为严重的失效机理之一,而且随着器件特征尺寸越来越小,使得CMOS电路结构中的闩锁效应日益突出。以P阱CMOS反相器和CMOS集成电路的工艺结构为基础,采用可控硅等效电路模型,较为详细地分析了闩锁效应的形成机理,并利用试验证实,通过加深P阱深度,可以明显提升CMOS电路的抗闩锁性能。     

高密度CMOS电路反常规P阱的掺杂技术

在CMOS电路制造工艺中，常规P肼工艺最显著的问题是横向扩散较严重。P阱结深一般总有4～12μm，而横向扩散的典型值是纵向结深的60％～80％，再加上相邻的空间电荷区宽度，就构成n沟和p沟器件之间必须空出的最短距离，严重地影响了集成密度的提高。下面介绍一种反常规P阱工艺掺杂技术，可使P阱的横向扩散大大减少。一、反常规P阱的掺杂技术常规P讲的形成是以氮化物和P讲光刻胶作为屏蔽掩膜进行低能注入棚离子。在接下去的场氧化层生长过程中，掺入的硼向纵横扩散，使已经很狭窄的沟道变得更窄。反常规P饼工艺与通常的硅栅CMOS工艺的…     

2μmp阱CMOS工艺中提高源－漏穿通电压的方法

采用防穿通注入的工艺方案，对提高２μｍｐＭＯＳ管的源漏穿通电压应选用的工艺条件做了实验研究。给出了加防穿通注入工艺的实验结果及其对Ｖ＿（Ｔｐ）的影响。     

两微米外延N阱CMOS艺的研究

本文描述2μm外延N阱CMOS工艺的研究,在工艺模拟和实验的基础上制定了合理的、可行的工艺流程.在工艺中成功地应用了全离子注入和红外瞬态退火技术.实验结果表明,2μm CMOS 器件具有优良的特性,适合超大规模集成电路的要求.5伏工作电压,21级2μmCMOS反相器环振链的级延时是0.48ns,每级的延时功耗乘积是0.49pJ.P~-/P~+外延层结合N阱伪集电极保护环,可在CMOS电路中最易产生Latch-up的I/O电路部分保证不发生Latch-up.本工艺可以应用于超大规模集成电路的制作.     

n~＋p~＋p－n结隔离CMOS铝栅工艺

本文介绍一种新的ｎ￣＋ｐ￣＋ｐ－ｎ结隔离铝栅大规模集成电路工艺。它与常规铝栅ＣＭＯＳ工艺的重要区别在于，采用ｎ￣＋ｐ￣＋ｐ－ｎ结隔离技术，芯片上无低掺杂浓度区与厚的场氧化绝缘膜，场氧化膜与栅氧化膜在同一工序中完成并且厚度相接近。文中重点阐述了ｎ￣＋ｐ￣＋ｐ－ｎ结隔离击穿与ｎ￣＋，ｐ￣＋区掺杂浓度ｐ－ｎ结深度和器件特征尺寸之间的关系以及该工艺在电路中的应用等问题。     

CMOS集成电路工艺设计

一、引言 工艺问题是MOS集成电路（以下简称MOSIC)CMOSIC的关现问题。这里包括二方器的问题,一是工艺参数,材料参数的正确高计,二是工艺条件和方法的稳定,可控,以保证上述工艺参数的实现和稳定。正确的工艺设计建立在目前工艺水平基础之上,过来又纶工艺条件的控制来方便,可以二者是紧密相关的。 本文着重讨论CMOSIC的工艺设计问题,即从CMOSIC的应用条件（如电源电压VOD),由参数指标（如噪工作频fmax等）出发,确事实上的于开启电压VT（坊）开启电压VTF,沅漏击穿电压BVDS以及分布电阻,分布电容等参数的要求,从影响各参数的诸工艺因素的盾分析中,确定材料参数,（如栅电极材料,栅介质材料,S,底材料等）及各工艺参数（如各次氧层厚度,各次扩散结深,化层厚度,表面电控制等）以期实现CMOSICR 的突击特点。即真正的微功耗,较高的速度,较高的容,并保证良好的成率,此外它还为决CMOSIC的突击问题——提高集成度指明方向。工艺设计的中心问题是CMOS的两种沟栅开启电压V_T和厚膜开启电压V_(TF)的控制。我们首先讨论这向问题。     

双阱CMOS器件单粒子瞬态效应机理研究

介绍了一种65 nm 双阱CMOS工艺设计的六管SRAM单元的抗辐射性能。通过三维有限元数值模拟的方法,分析了SRAM单元的单粒子瞬态效应在NMOS管中的电荷收集过程和瞬态脉冲电流的组成部分,并提出一种高拟合度的临界电荷计算方案。双阱器件共享电荷诱发的寄生双极放大效应对相邻PMOS管的稳定性有着显著的影响,高线性能量传输提高了器件单粒子翻转的敏感性。电学特性表明,全三维器件数值仿真的方法能够有效评估因内建电势突变产生的瞬态脉冲电流。该方法满足器件仿真对精确度的要求。     

TDC可以采用CMOS工艺

TDC主要计算参考信号到事件发生的时间及2个脉冲间的时间间隔,并实现数字输出。目前已经应用于很多领域。在电子测试领域中,主要用于测试器件及信号的时间特性。在实验物理学领域,主要用于测试电子、光子的飞行时间。     

0.5微米精细CMOS工艺

近年来,开发VLSI用CMOS工艺技术,显得极为重要。这主要是因为CMOS电路具有功耗低,噪声容限大和电路设计比较容易等优点。另一方面,从电路高速化的观点看,CMOS晶体管正在向微细化发展,0.5微米微细栅长试制工作也在积极进行。这是为了在充分发挥上述CMOS特殊性质的基础上,通过微细化来提高驱动能力、降低负载栅电容。其目的之一,是为获得与双极型和GaAs同样的高速度。     

提高CMOS电路抗闩锁能力的阱源结构设计

提出了一种较好的抗闩锁CMOS结构——阶源结构.对阶源结构和常规结构的CMOS反相器进行了电触发闩锁特性和激光器辐照实验研究,就实验结果进行了分析讨论.     

RF采用CMOS工艺实现毫米波电路CMOS工艺带动频率和集成度提高

由于模拟和RF领域的论文提交数量急剧增加,RF从这一次开始作为独立的专业举行会议.在RF领域,CMOS电路技术的进展也很引人瞩目,适用于60GHz等毫米波波段的集成电路终于也可以利用CMOS工艺实现.