RS+交织+卷积级联纠错码的FPGA实现

为了提高编解码速率，更好地满足实时收发系统的要求，本文提出了采用由纯硬件电路构成的现场可编程逻辑门阵列（Field Programmable Gate-Array，FPGA）取代CPU系统的纠错码策略．该策略先把RS（Reed Solomon)、交织、卷积编解码分别模块化，然后通过端口映射方式对它们进行逻辑组织以实现整个编解码的级联．分析表明，用FPGA构成的纠错码系统不仅使电路大大简化，稳定性得到极大提高，而且可编程逻辑器件的高智能化使整个系统的设计、调试周期大大缩短．     

基于CPLD的HDB3码编解码电路的设计

HDB3码是基带传输系统中经常采用的传输码型。本文阐述了HDB3码编解码电路的基本原理,在MAX+PLUSⅡ软件平台上,给出了利用复杂可编程逻辑器件设计的HDB3码编解码电路,并进行了编译和波形仿真。综合后下载到复杂可编程逻辑器件EPM7128SLC84-15中,测试结果表明,达到了预期的设计要求。     

基于DSP+FPGA的激光测距机数字信号处理研究

针对激光回波脉冲窄、弱等缺点,提出数字信号处理技术检测目标的方法;该方法首先采用小波阈值去噪方法对激光回波弱信号进行滤波,然后利用激光回波信号之间的相关性,对滤波后的潜在目标进行目标匹配,检测出目标,整个系统采用高速数宁信号处理器（DSP）实现相应的算法,采用现场可编程逻辑门阵列（FPGA）设计接口电路,降低了电路的复杂度;实验结果表明,该处理方法不仅提高了激光测距的作用距离和测距精度,而且实现了激光测距仪的小型化。     

FPGA的VHDL设计策略

大规模的可编程逻辑器件已经显著改变了数字系统的设计过程，并且VHDL语言在设计中的作用也日益显著．简要论述了关于FPGA的VHDL设计中一些注意事项，提高电路描述的正确性，从而提高FPGA设计的性能．     

数字时钟锁相环的设计与实现

数字锁相环电路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。在高密度可编程逻辑器件（FPGA）中,根据实际要求,设计FPGA专用数字锁相环电路,可充分利用器件资源,同时把一些相关的数字电路组合在一起,不仅提高了系统的集成度和可靠性,降低了功耗,降低了成本,而且可以使电路性能得到明显改善。     

异步收发通信端口(UART)的FPGA实现

文章介绍了一种在现场可编程门阵列（FPGA）上实现UART的方法？首先阐述了UART异步串行通信原理．然后介绍了实现UART异步串行通信的硬件接口电路及各部分硬件模块，以及用硬件描述语言Verilog来开发UART通信接口电路的FPGA实现。系统结构进行了模块化分解，使之适应自顶向下（Top—Down）的设计方法。最后给出功能仿真结果。验证了整个设计的正确性和可靠性．     

基于NIOS Ⅱ的多功能数字频率计的设计

介绍了一种基于可编程片上系统（System On Programmable Chip,以下简称SOPC）技术的多功能数字频率计的实现方案。通过在FPGA芯片中植入NIOS Ⅱ软核作为系统的控制核心,并利用FPGA中的可编程逻辑资源构成该嵌入式系统的外围数字控制电路,借助于Avalon总线,实现高速FIFO,触发控制电路,LCD显示控制电路,频率周期测量模块等。可测量方波、正弦波、三角波等不同波形的频率、周期和脉宽,且可测范围达0.1Hz-100MHz。     

基于FPGA的PXI数据采集系统设计

从自主研发的角度,介绍了一种以PXI总线为接口,采用现场可编程门阵列（FPGA）为逻辑控制单元的数据采集系统;在介绍系统总体设计方案的基础上,详细讨论了采集部分的功能实现、FPGA的控制逻辑以及PXI接口电路的设计．晟后分析了仪器的驱动程序;根据本方案研制的数据采集系统已经成功地应用于实际测试系统中,其性能良好,工作稳定,达到了预期的设计目标。     

一种基于DSP在线更新配置程序的实现方法

针对系统设计通用化的需求,设计了一种使用FLASH存储器作为数据存储器件,配合微处理器程序,利用复杂可编程逻辑器件（CPLD）更新和配置可编程器件,实现对现场可编程门阵列（FPGA）程序和数字信号处理器（DSP）程序在线更新的方法。本文给出了系统构成和实现途径,并对ALTERA可编程逻辑器件和TMS320C6000系列DSP的加载和系统设计实现进行了较详细的说明。     

动态随机存储器中基于混合策略的节能算法

动态随机存储器（DRAMs）是手持式设备的重要组件.由于需要进行刷新,因此,即使设备处于待机状态,存储器也会消耗大量能量.提出了一种基于纠错码和冗余策略的混合算法（HEAR）以降低待机状态下DRAMs的刷新功率.HEAR电路由BCH码模块和错位修复（EBR）模块构成,以提高纠错能力,尽量降低ECC技术的负面效应,进而有效延长刷新周期,显著降低刷新功耗.分析结果表明,HEAR策略可使待机状态下的2Gb DDAM存储器节约能耗40-70％.奇偶校验数据的面积成本和HEAR策略的ECC电路分别只有单独使用ECC策略的63％和53％.     

基于DMR标准的TPC信道编解码设计

根据DMR标准,设计出Turbo乘积码信道编解码系统。详细介绍了信道编解码系统的整体流程图,以及内码汉明编解码单元的实现。在标准算法基础上对电路结构进行优化处理,使该系统可以保证在较高的实时性和占用硬件资源不大的条件下,符合DMR标准的应用。     

FPGA完成CVSD与PCM编码转换

详细介绍了使用可编程逻辑阵列（FPGA）实现CVSD与PCM编码转换的方法。根据FPGA在逻辑设计方面的优势,使用FPGA替代专用、小规模的CVSD编解码芯片,从而使电子系统的设计非常方便,并且系统功能上具有灵活的扩展性能。就CVSD编码原理及实现方式,以工程设计中的实例加以阐述,并提供了完善的解决方案。由于CVSD编译码器结构简单,单工传输收发无需位同步时钟,并且在误码率达到4％的情况下仍然可以正常使用,因而CVSD得到广泛的应用。在本设计中,编码转换使用流水线操作方式。在一片FPGA中可以同时实现多路编码转化,并且不占用过多的资源。     

高速RS编译码器的设计及其FPGA实现

在分析RS（Reed-Solomon）码编译码基本原理的基础上,对编码过程中的乘法电路实现进行了深入分析,对译码过程中用于错误位置多项式和错误值多项式计算的BM（Berlekamp-Massey）迭代算法进行改进,并设计了适合于FPGA硬件实现的伴随式计算策略和钱搜索电路。硬件实现结果表明,改进算法能有效节省硬件资源,在Xilinx公司的XC4VSX35 FPGA上仅需要总资源的15%就可以实现（31,15）RS码编译码器电路,且在200 MHz系统时钟频率时达到10 Mb/s的译码速率,实现了高速数据处理。     

第三代移动通信中卷积码解码方法研究及应用

本文研究了移动通信系统中比较重要的一种前向纠错码——卷积码,并提出了采用FPGA实现卷积码解码的Viterbi算法实时实现,给出了硬件实现的逻辑框图,并提供了该实现在W-CDMA系统中的计算机性能仿真结果。     

应用单片机和FPGA实现的地雷炸点测试仪

介绍便携式地雷炸点测试仪的硬件结构和软件流程以及FPGA的设计方案。将单片机和现场可编程逻辑器件FPGA结合运用，电路简单，控制容易，可靠性强。     

一种新型条形码译码器系统的研制

本文介绍了一种新型条形码译码器系统，系统采用单片机８０３１作为中心处理器，以可编程系统器件ＰＳＤ３ＸＸ作为外围器件实现光电数据的采集，存储，判断，通过串行口或键盘口与ＰＣ机进行数据通信，并实现了机内插卡式的方式。     

一种产生变频多模信号的新方法

直接数字频率合成（DDS)技术是一种新型的频率合成技术,它具有较高的频率分辨率,能快速实现频率切换,又能在频率改变时保证相位的连续性。但是,专用的DDS集成芯片输出波形及频率范围通常是固定的。在研究专用DDS电路构成的基础上,对专用DDS的电路结构进行了扩展,增加了数据分配器和存储不同波形数据的ROM及外围控制电路模块,在大规模可编程FPGA芯片上实现了波形可编程、频率可编程的多模信号变频系统。该变频系统能够实现正弦波、三角波、锯齿波、方波等波形的选择及每种波形频率的变换。系统将PLL倍频、分频电路、数据选择器、数据分配器、频率字输入模块、DDS信号发生器、键控等模块集成在一块可编程FPGA芯片上,这在很大程度上提高了多模变频信号电路的集成度和可靠性。由于FPGA的系统可编程特性,系统实现的参数可通过现场编程调整,增加了电路适配的灵活性。     

Fault-tolerant systems with concurrent error-locating capability

Fault-tolerant systems have found wide applications in military,industrial and commercial areas.Most of these systems are constructed by multiple-modular redundancy or error control coding techniques,They need some fault-tolerant specific components (such as voter,switcher,encoder,or decoder) to implement error-detecting or error-correcting functions.However, the problem of error detection location or correction for fault-tolerance specific components them-selves has not been solved properly so far.Thus ,the dependability of a whole fault-tolerant system will be greatly affected.This paper presents a theory of robust fault-masking digital circuits for characterizing fault-tolerant systems with the ability of concurrent error location and a new scheme of dual-modular redundant systems with partially robust fault-masking prperty.A Basic robust fault-masking circuit is composed of a basic functional circuit and an error-locting corrector,Such a circuit not only has the ability of concurrent error correction,but also has the ability of concurrent error location.According to this circuit model ,for a partially robust fault-making dual-modular redundant system,two redundant modules based on alternating-complementary logic consist of the basic functional circuit.An error-correction specific circuit named as alternating-complementary corrector is used as the error-locating corrector.The performance(such as hardware complexity, time delay) of the scheme is analyzed.     

基于FPGA的运动目标检测系统

视频图像处理要求高速运算能力,在处理技术不断提高和算法复杂度不断提升的情况下,并行处理的可编程逻辑器件的高速运算能力和可重复执行多任务的特性在视频图像处理领域得到了极大的发挥。与传统的串行处理DSP芯片为核心器件的视频图像处理方案相比,单片FPGA芯片和嵌入其内部酌NiosII软核处理器不仅能够达到运算速度的要求,而且成本更低、设计更简单。系统由I2C模块、视频译码模块、存储模块和检测模块组成,模块之间由Avalon总线链接。系统基于QuartusⅡ、MATLAB和ModelSim软件工具设计与仿真．实验结果表明能够达到预期的要求。     

基于FPGA的流量的测量接口电路设计

对流量及其数据传输机制进行了说明,提出了用单片FPGh对流量的输出值进行处理的解决方法,大大提高了流量的精度。这种方案可使整个系统仅由FPGA、传感器电路及少许外围电路构成,而不再需要单片机和复杂的外罔电路,使接口电路大为简化,系统的可靠性高且易于维护。仿真试验表明,FPGA流体测量接口电路的设计方法是实际可行的。