基于分组网络结构NoC的BIST串扰测试方法

针对大规模NoC芯片设计中BIST测试时间长和消耗面积大的问题,提出一种测试NoC内switch间互连线串扰的BIST方法。对于互连线工作在1 GHz以下的大规模NoC,电容耦合是影响串扰的主要因素。通过并行测试结构,同时对几条受害线进行测试,有效减小了测试时间和电路面积。从理论角度对所提方法的测试时间和功率损耗进行了分析,以3×3 mesh结构的NoC为例,验证了所提方案和理论分析的正确性。     

基于遗传算法的NoC互连测试研究

针对互连测试难题的分析,提出一种基于遗传算法的NoC互连测试方案。该方案采用NoC重用测试机制的方法,在功耗限制条件下,选取合适的测试端口和最短测试路径,同时根据互连测试中实际存在的问题,对算法进行适当改进,建立基于遗传算法的NoC互连测试模型,旨在获取最优矢量集的同时,测试代价更小。当NoC的规模达到一定程度时,采用划分测试方法,缩短测试路径,降低测试时间,提高测试效率。以SoCIN结构电路为仿真平台,分别对不同规模的NoC进行实验仿真。实验结果表明,遗传算法能快速有效地收敛到最优解,在测试运行代数及测试生成时间上取得了良好的测试效果。     

基于云进化算法的NoC测试规划

针对NoC测试时,如何在功耗限制下利用有限的片上资源最大化并行测试,以优化NoC测试时间的问题,文中提出一种利用云进化算法进行测试规划的方法,可以有效提高测试效率。该方法复用NoC的片上资源作为TAM,采用非抢占式测试和XY路由方式,通过云进化算法优化待测IP核在各条TAM上的分配方式寻找最佳方案。在ITC'02标准电路上的实验结果表明,该方法有效降低了测试时间,提高了测试效率。     

基于云进化算法的NoC测试端口优化选择方法

针对片上网络(NoC)中大量节点的测试难题,提出了一种结合二维云进化算法优化选取NoC中测试端口位置,提高测试效率的方法。该方法结合NoC网格结构特点,采用重用测试访问机制和XY路由方式,由测试功耗限制确定端口对数,通过二维云模型对端口坐标进行统一建模,云进化算法自适应控制遗传变异的程度和搜索空间的范围,在测试功耗约束条件下,优化选取最佳测试端口的位置,达到总测试时间最少的目的。以SoCIN结构电路为仿真平台,分别对4×4网格和8×8网格结构NoC进行了实验仿真,结果表明,在NoC节点测试问题上,云进化算法能快速收敛到最优解,有效提高整体测试效率。     

基于云模型进化算法的硅通孔数量受约束的3D NoC测试规划研究

针对硅通孔(TSV)价格昂贵、占用芯片面积大等问题,该文采用基于云模型的进化算法对TSV数量受约束的3维片上网络(3D NoC)进行测试规划研究,以优化测试时间,并探讨TSV的分配对3D NoC测试的影响,进一步优化3D NoC在测试模式下的TSV数量。该方法将基于云模型的进化算法、小生境技术以及遗传算法的杂交技术结合起来,有效运用遗传、优胜劣汰以及保持群落的多样性等理念,以提高算法的寻优速度和寻优精度。研究结果表明,该算法既能有效避免陷入局部最优解,又能提高全局寻优能力和收敛速度,缩短了测试时间,并且优化了3D NoC的测试TSV数量,提高了TSV的利用率。     

基于BIST的NoC系统通信链路测试研究

采用内建自测试技术,完成了对NoC系统通信链路的测试。测试内容包括路由节点与其之间链路的测试,以及其与资源节点之间链路的测试。文中用硬件描述语言Verilog HDL完成各个测试模块的设计,用Quartus II软件自带的逻辑分析仪在基于FPGA的NoC系统硬件平台上完成测试。该测试方法不仅提高了故障覆盖率,还大幅降低了测试时间。     

片上网络通信架构的BIST测试方法

为了保证NoC(network on chip,片上网络)中IP核之间的正确通信,需要对片上网络通信架构进行测试。本文针对Mesh NoC的功能测试,提出了一种测试通信架构的BIST(built-in self test,内建自测试)方法。该方法在NI(network interface,资源网络接口)中添加BIST模块TPG(test pattern generator,测试向量产生器)和TRA(test response analyzer,测试响应分析器),利用TPG产生测试数据,TRA分析测试响应,来实现通信架构的测试过程。实验结果表明,该方法在增加面积开销较小的情况下,不仅降低了测试成本,还降低了测试时间。     

片上网络存储器的BIST电路设计

片上网络（Network-on-Chip ,NoC）作为解决片上系统存在的问题而提出的一种解决方案,正受到越来越多的关注,测试技术是NoC设计工作的重要组成部分。该设计针对NoC系统中SRAM存储器模块,研究了SRAM的故障模型,建立了片上网络通信架构的功能模型,复用片上网络作为测试存取路径,设计完成了基于M arch C＋算法的BIST电路设计。该方案采用Verilog语言完成设计,并且在基于FPGA的NoC系统平台上实现了对SRAM的测试。实验结果表明,在面积开销增加较小的情况下,该方法具有较高的故障覆盖率。     

片上网络路由器的测试及其外壳旁路故障的诊断

目前采用IEEE 1500测试外壳的方法可以一定程度上解决NoC(Netword on Chip)路由器测试的问题,但当测试外壳的旁路出现一个以上的故障时,很可能导致一整条扫描链上的NoC路由器测试失败.针对该问题,本文通过提出一个深度优先最短路径算法得到从固定的扫描输入端到扫描输出端的最短路径,并通过提出的递归划分逐步求精法对路径进行筛选分块排序,构造多条扫描测试链将整个网络中的路由器分开测试.本文给出了测试外壳旁路故障的诊断和容错方法,使用节点分类测试方法实现对NoC路由器旁路故障的定位,并通过本文提出的测试外壳结构实现对故障旁路的容错.     

NoC千兆以太网资源节点设计

为解决NoC和PC机之间通信速率低的问题,本文为NoC设计一个千兆级的网络通信资源节点,该资源节点主要包括UDP数据组包、UDP数据解包、三速以太网控制器和资源网络接口等模块。以典型的2D Mesh结构NoC系统作为测试对象,实验结果表明,本文设计的资源节点能够实现最高1.02Gbps、平均995.4Mbps的数据传输速率,在基于NoC的高速数据传输领域具有一定的实用价值。     

面向通信能耗的3D NoC映射研究

对于传统的平面结构,三维片上网络(3D NoC)具有更好的集成度和性能,在单芯片内部可以集成更多的处理器核。3D NoC作为2D NoC的结构拓展,在性能提高和低功耗设计方面更具优越性,成为多核系统芯片结构的主流架构。映射就是应用某种算法寻找一种最优方案,将通信任务图的子任务分配到NoC的资源节点上,保证NoC的通信能耗最小。参照2D NoC的研究方法,提出了针对3D网格NoC的通信能耗模型,采用蚁群算法实现了面向通信能耗的NoC映射。实验结果表明,面向不同网络规模的3D网格NoC平台,蚁群映射同随机映射相比,通信能耗降低可以达23%～42%。     

一种面向功耗免死锁三维全动态3DNoC路由算法

 随着近年来三维片上网络(3D NoC)技术的提出及不断发展,功耗问题已成为3D NoC设计中面临的严峻挑战之一.本文为3D NoC提出一种面向功耗免死锁三维全动态路由算法TFRA (Three-dimensional Full-adaptive Routing Algorithm).其以传统二维NoC奇偶拐弯模型为基础,将三维路由空间划分为8个象限,针对每个象限制定相应的路由策略,从而实现免死锁.采用SystemC系统级建模语言搭建的3D NoC仿真平台进行验证,结果显示TFRA算法在功耗性能指标方面较现有的三维路由算法有大幅提升.     

Test Scheduling for Network-on-Chip Using XY-Direction Connected Subgraph Partition and Multiple Test Clocks

It is attractive to reuse the on-chip functional interconnects as test access mechanism (TAM) in network-on-chip (NoC) system testing. However, in the methodology of NoC-reuse as TAM, the influence factors in NoC testing significantly increased. To further reduce test time and show significant gains over other work, we propose XY-direction connected subgraph partition (XYCSP) approach to eliminate the path conflicts before testing, and concurrently determine the position of test access points. We then present a multiple test clock strategy to bridge the gap between the NoC channel bandwidth and the core test wrapper bandwidth. With the help of adaptive probability gate quantum-inspired evolutionary algorithm (APGQEA) strategy, which blends adaptive strategy and multi-nary oriented techniques, the proposed NoC test scheduling algorithm permits quick exploration and exploitation of the solution space. Moreover, power constraints are also taken into account. Experimental results for the ITC’02 benchmarks show that the proposed scheme can achieve shorter test time compared to prior works.     

Dynamic adaptive discrete particle swarm optimization algorithm based method on low-power mapping in network-on-chip

Compared to 2D NoC, 3D NoC has better integrated density and system performance, which was a reliable method to solve the problem about low-power mapping. On the basis of the traditional particle swarm optimization algo-rithm (PSOA), a dynamic adaptive discrete particle swarm optimization algorithm (DADPSOA) was proposed . Parame-ter in this algorithm was adjusted dynamically based on the degree of early convergence and the charge of individual adap-tive value to approach the optimal solution. At the same time, the reasonable structure of the particles was made aiming at reducing the time complexity of this algorithm. Experimental results show that comparing with the random mapping, genetic algorithm (GA), PSOA and dynamic ant colony algorithm (DACA), DADPSOA can save the execution time, reduce the communication power consumption of mapping results. The power consumption of the task graph is reduced.     

3DNoC关键通信部件容错方法研究综述

三维片上网络通过硅通孔（Through Silicon Via,TSV）将多层芯片进行堆叠,具有集成密度大,通信效率高等特点,是片上多核系统的主流通信架构。然而,工艺偏差及物理缺陷所引发的错误和TSV良率较低等因素,使得三维片上网络面临严重的故障问题。为保证通信效率,对三维片上网络关键通信部件进行容错设计必不可少。本文针对三维片上网络关键通信部件———路由器和TSV的故障和容错相关问题,从容错必要性、国内外研究现状、未来的研究方向和关键问题、以及拟提出的相关解决方案四个方面,展开深入探讨。为提高片上网络可靠性、保证系统高效通信提供一体化的解决方案。     

Analyzing power-thermal-performance trade-offs in a high-performance 3D NoC architecture

The emergence of three-dimensional (3D) network-on-chip (NoC) has revolutionized the design of high-performance and energy efficient manycore chips. However, in general, 3D NoC architectures still suffer from high power density and the resultant thermal hotspots leading to functionality and reliability concerns over time. The power consumption and thermal profiles of 3D NoCs can be improved by incorporating a Voltage Frequency Island (VFI)-based power management strategy and Reciprocal Design Symmetry (RDS)-based floor planning. In this paper, we undertake a detailed design space exploration for 3D NoC by considering power-thermal-performance (PTP) trade-offs. We specifically consider a small-world network-enabled 3D NoC (3D SWNoC) in this performance evaluation due to its superior performance and energy-efficiency compared to any other existing 3D NoC architectures. We demonstrate that the VFI-enabled 3D SWNoC lowers the energy-delay-product (EDP) by 57.3% on an average compared to a 2D MESH without VFI. Moreover, by incorporating VFI, we reduce the maximum temperature of 3D SWNoC by 15.2% on an average compared to the non-VFI counterpart. By complementing the VFI-based power management with RDS-based floor planning, the 3D SWNoC reduces the maximum temperature by 25.1% on an average compared to the non-VFI counterpart.     

基于云进化算法的3D NoC测试端口优化选择

针对于三维片上网络测试时,如何选择测试端口以提高测试效率的难题,采用基于云模型的进化算法对三维片上网络测试端口进行位置寻优,并对IP核的测试数据进行合理分配,在测试功耗约束条件下,以重用片上网络作为测试访问机制,基于XYZ路由算法和非抢占式测试调度方式,对三维片上网络IP核实施并行测试,以提高测试效率。研究结果表明,该方法可对测试端口的位置及组合方案进行精确寻优,且有效减少了测试时间。