基于AHB总线的RISC-V微处理器设计与实现

在嵌入式应用中,为了满足小面积低功耗的设计需求,设计了一种支持RISC-V指令集架构的微处理器,系统采用2级流水结构,实现了RV32IMAC指令集。处理器采用AHB总线作为片上互连总线,可方便调用外部IP核进行功能拓展。在VCS环境下验证了该微处理器的逻辑功能,仿真结果表明该微处理器能够正常稳定运行。在面积、功耗和性能等方面与蜂鸟E203处理器以及ARM Cortex-M系列处理器进行了对比,该设计比蜂鸟E203处理器面积小了6%,功耗和性能上与Cortex-M0处理器相当。分析结果表明该处理器较适合在小面积、低功耗的嵌入式应用领域进行开发。     

基于FPGA快速实现定制化RISC-V处理器

随着RISC-V指令集的流行,出现了一批应用于IoT智能硬件、嵌入式系统、人工智能芯片、安全设备及高性能计算等不同领域的开源和商业IP软核。性能、功耗和面积三者之间的平衡需要指令集可裁剪、易扩展,以及软件开发环境的配套支持。为此,按照增加自定义指令、扩展ALU功能单元、连接控制信号和数据通路、FPGA原型验证、定制交叉编译环境和应用程序测试的流程,基于FPGA快速实现了定制化RISC-V处理器。以加速矩阵运算为例,基于FPGA在开源IP蜂鸟E203上设计了一条计算向量内积的自定义指令,并在FPGA上进行了原型验证。应用测试程序表明,定制化的RISC-V处理器的计算性能有显著提升,矩阵乘法运算的性能加速比达到了5.3～7.6。     

动态二进制翻译中库函数处理的优化

动态二进制翻译是解决一款指令集面临生态系统壁垒问题的主流技术,通过将二进制程序从源指令集翻译成目标指令集,可以在目标指令集的处理器上运行源指令集的应用程序. 动态二进制翻译技术的一大挑战是如何生成高质量的目标指令序列,尤其当源指令集和目标指令集存在差异时. 为探究该问题,以RISC-V64指令集为目标指令集,分析了当RISC-V64,RISC-V32,MIPS32,x86分别作为源指令集时,影响动态二进制翻译技术翻译质量的因素. 针对这些因素,分别提出相应优化方法,并借助RISC-V B扩展和RISC-V P扩展中的部分指令提升翻译质量. 最后,提出一个新的动态二进制翻译程序DBT-FEMU实现优化. 在模拟器和FPGA中的评估数据显示,运行SPEC CPU2006的整数基准程序时,优化方法可使目标程序所执行的动态指令数平均减少57%,平均性能达QEMU-i386的4.12倍.

     

RISC-V MCU的FreeRTOS移植与应用开发

具有相同的RISC-V指令集的处理器实现并不相同.本文将针对基于RISC-V开源指令集的处理器芯片GD32VF103 MCU,介绍FreeRTOS在IAR EWRISC-V编译和开发环境下的移植过程.采用RTOS后,嵌入式系统很难监控系统的运行时行为、发现应用存在的问题,本文基于Tracealyzer分析工具直观地跟踪...     

面向网络报文转发的RISC-V压缩指令定制

指令流发射和指令Cache失效是处理器能量耗散的两个重要原因。松耦合的RISC指令集所产生的程序加剧了这样的能耗,而在片上Cache有限的网络设备如路由器、交换机中,因为指令流而遭受的性能下降和功耗增加更为严重。面向网络报文转发这一重要的网络功能服务,分析了网络报文转发的指令特性,并基于RISC-V指令集架构,重定制了RV32C压缩指令扩展集。经过Spike模拟器测试,优化后压缩率缩减至70%,动态指令压缩率为90%,同时在同等Cache条件下,使用定制压缩指令的指令Cache失效率比标准RISC-V降低了30%~70%。     

基于蜂鸟E203 RISC-V处理器的QR码识别系统设计

针对日常生活中常见的QR码应用，基于蜂鸟E203 RISC-V处理器架构设计了一款QR码识别系统。通过对系统内部关键组成单元进行定制化的硬件设计以及配套软件算法的实现，完成整体系统环境的搭建，并通过了系统功能验证。另外，本文还对不同情形下的QR码进行相应的测试。测试结果表明，在系统工作频率为32 MHz时，平均识别耗时为705 ms,正确识别率为96%,证实了该系统的可行性。     

RISC-V特权架构配置的硬件实现影响研究

RISC-V指令集的模块化设计,能够适用于从低功耗设备到高性能处理器等多个领域.RISC-V特权架构涵盖了系统中除非特权指令集以外的所有内容,包括特权指令以及运行操作系统和连接外部设备所需的附加功能.基于特权架构,分为32位和64位两类,涵盖特权等级、异常处理、物理内存保护、基于页面的虚拟内存和性能计数器等模块的32种配置,探索特权架构配置在不同应用场景下对功能和硬件资源开销的影响.在实现方式上,采用参数化配置来选择系统的特权架构.实验结果表明,根据配置的特权架构不同,在采用相同非特权体系结构的情况下,最多会有28.63%的面积和40.83%的功耗差异.     

基于RISC-V的多路光电容积脉搏波监测系统

针对光电容积脉搏波（Photoplethysm ographic,PPG），基于RISC-V内核设计了一款多通道、实时PPG监测系统。该系统使用RISC-V架构的E203 IP作为低功耗内核，通过ICB总线挂接模拟前端和蓝牙控制模块。AFE4400模拟前端控制模块控制背靠背LED实现两路PPG信号采集，复用该模块分时处理来实现多路采集。蓝牙控制模块挂接到E203实现了通过蓝牙外设下达系统控制指令，之后上传PPG波至终端。该系统通过FPGA验证了22位双通道PPG信号物联网终端应用。     

面向IoT终端设备的RISC-V微控制器设计与分析

随着通信、芯片等技术的不断发展,以及现在提出的万物互联的概念,物联网将迎来一个大的发展;其中 IoT 终端设备的研究是重中之重.应用于 IoT的终端设备不仅需要在几 mW的功率范围内工作,而且需要灵活的计算能力.这就要求应用于 IoT 终端设备的处理器能实现更高的能效比.本文设计了一款基于 RISC-V 指令集的微控制器,首先详细介绍了该RISC-V 微控制器的微结构、存储子系统和RISC-V 指令集架构;最后在VCS 验证环境中验证了该微控制器的逻辑功能.     

基于SoC-FPGA的RISC-V处理器软硬件系统级平台

构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求，简化现有基于FPGA的处理器系统级原型平台构建方法，提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台，以实现目标软硬件设计的快速部署与系统级原型高效评测.针对上述目标，发掘紧耦合SoC-FPGA器件的潜力，构建了一套RISC-V软核与ARM硬核（SoC侧）之间的信息交互机制.通过共享内存和虚拟核间中断等方法，可使目标RISC-V处理器灵活使用平台丰富的I/O外设资源，并充分利用硬核ARM处理器算力协同运行复杂软件系统.此外，为提升软硬件系统级平台的敏捷性，构建了灵活可配置的云上自动化开发框架.通过对平台上目标RISC-V软核处理器各方面的分析评估，验证了该平台可有效缩短系统级测试的迭代周期，提升RISC-V处理器软硬件原型评测效率.     

RV16: An Ultra-Low-Cost Embedded RISC-V Processor Core

Embedded and Internet of Things (IoT) devices have extremely strict requirements on the area and power consumption of the processor because of the limitation on its working environment. To reduce the overhead of the embedded processor as much as possible, this paper designs and implements a configurable 32-bit in-order RISC-V processor core based on the 16-bit data path and units, named RV16. The evaluation results show that, compared with the traditional 32-bit RISC-V processor with similar features, RV16 consumes fewer hardware resources and less power consumption. The maximum performance of RV16 running Dhrystone and CoreMark benchmarks is 0.92 DMIPS/MHz and 1.51 CoreMark/MHz, respectively, reaching 75% and 71% of traditional 32-bit processors, respectively. Moreover, a properly configured RV16 running program also consumes less energy than a traditional 32-bit processor.     

基于RISC-V浮点指令集FPU的研究与设计

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准.在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求.将浮点处理器与一...     

国产通用处理器密码算法指令实现研究

介绍了国际主流密码算法AES和SHA,综述了当前主流通用处理器架构的密码算法指令发展现状。为提高国产通用处理器在密码安全领域的性能,设计了面向国产通用处理器的AES和SHA密码算法扩展指令集,实现了能全流水执行的AES和SHA密码算法指令执行部件,并进行了实现评估和优化。该密码算法指令执行部件的工作频率达2.0 GHz,总面积为17 644μm²,总功耗为59.62 mW,相比软件采用原有通用指令实现,对AES密码算法的最小加速比为8.90倍,对SHA密码算法的最小加速比为4.47倍,在指令全流水执行时可达19.30倍,显著地改善了处理器执行AES和SHA密码算法的性能,有望应用于国产通用处理器并进一步提升国产通用处理器芯片在密码安全应用领域的竞争力。此外,该密码算法指令部件还可以封装成专门用于支持密码算法的IP,应用在密码安全领域的专用芯片中。     

基于FPGA的Java处理器设计

针对Java技术在嵌入式领域的广泛应用,设计了一个适用于低端嵌入式设备的32位环境的Java处理器JPOR。该处理器由FPGA芯片实现,采用一种新的Java栈结构,指令系统简洁,可以直接执行Java字节码,能够对实时Java规范(RTSJ)提供有效支持。在Xilinx SPARTAN-3平台上通过了功能仿真,表明该Java处理器能够在低成本的FPGA芯片中实现。     

基于RISC-V的卷积神经网络专用指令集处理器

针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络（CNN）专用指令集处理器。通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,提高终端设备能效。在此过程中,配置CNN各层信息控制加速器进行分组运算,以适应不同大小的输入数据,同时调整加速器的数据通路,对耗时操作进行单独或结合运算,以适应不同的轻量化网络。FPGA平台验证结果表明,该处理器在100 MHz工作频率下推理SqueezeNet网络,耗时约40.89 ms,功耗为1.966 W,较手机处理器单核计算速度更快,与AMD Ryzen7 3700X、NVIDIA RTX2070 Super和Qualcomm Snapdragon 835平台相比,其消耗资源少、功耗低,在性能功耗比上也具有优势。     

嵌入式RISC-V乱序执行处理器的研究与设计

为满足嵌入式设备小面积高性能的需求,设计一种基于开源RISC-V指令集的32位可综合乱序处理器.处理器包括分支预测、相关性处理等关键技术,支持RISC-V基本整数运算、乘除法以及压缩指令集.采用具有顺序单发射、乱序执行、乱序写回等特性的三级流水线结构,运用哈佛体系结构及AHB总线协议,可满足并行访问指令与数据的需求.在...