DLMS高速自适应滤波器的FPGA实现

在分析传统自适应滤波算法的基础上,针对自适应滤波器的硬件实现,采用一种适合FPGA实现的DLMS算法。使用VHDL语言完成设计,仿真实验验证了设计的正确性,经过编译和布局布线后对改进算法和传统算法进行了比较,结果表明改进算法在增加硬件消耗较少的情况下有效提高了系统工作频率。     

一种基于先行DLMS的自适应滤波器的FPGA实现

本文阐述了自适应滤波器的基本原理,给出了先行DLMS算法的计算公式,该算法相对于DLMS而言只在系数更新计算路径上引入一个延迟,自适应滤波器仍能保持收敛,并在MATLAB平台上验证该算法在阶数小的自适应滤波器设计中的可行性。针对现今对高速数字信号处理的要求,提出了一种自适应滤波器的FPGA实现方法,在先行DLMS的基础上,加入流水线结构,采用VerilogHDL硬件描述语言编写底层代码,设计了一个两阶的自适应滤波器。最后在QuartusⅡ中进行仿真和时序分析,该设计可以显著地提高运算速率。     

一种改进LMS算法的高速FPGA实现

通过将并行处理方法引入延时 LMS ( DLMS )算法,研究了一种新的并行延时 LMS (PDLMS)算法的FPGA实现。与DLMS算法相比,PDLMS算法具有更小的延时,更高的数据吞吐率,更快的收敛速度。使用Verilog HDL语言完成了该算法在硬件上的实现,同时给出了仿真结构,仿真验证了PDLMS算法比DLMS算法在性能上更具优越性。     

基于FPGA圆阵超声自适应波束形成的设计

设计了一种适于FPGA实现的圆阵数字自适应波束形成系统结构,系统采用FIR架构及延迟最小均方算法(DLMS),其中复数乘加模块采用循环移位乘加算法,自适应模块采用并行乘法器及时更新权系数。仿真结果表明基于FP-GA芯片实现数字自适应波束形成(DABF)具有实时性好,结构简单,易于实现等优点。     

DAB直放站多径抵消系统的设计

设计的直放站回波抵消系统,用数字信号处理技术从根本上解决了单靠天线隔离所不能解决的问题.针对LMS算法在硬件实现上的局限提出了一种改进的DLMS算法,以适应高速实时信号处理,并在Xilinx Virtex-4FPGA上完成了设计.     

GPS自适应调零天线信号处理系统硬件设计

针对GPS抗干扰问题,常用手段是在信号处理系统中采用自适应调零算法来实现抗干扰。结合该算法文中给出了一种信号处理系统的硬件实现方案。首先概述GPS自适应调零天线的系统结构,然后给出信号处理系统的硬件设计思路及其功能模块的实现,最后通过实测数据验证硬件模块可以满足自适应调零算法的要求。     

基于两点参数及自适应窗口的实时盲元检测和补偿技术

在红外焦平面(IRFPA)成像系统中,盲元检测和补偿是红外成像过程中必不可少的一步。针对FPGA,提出一种基于两点参数的简化型3盲元检测算法,并介绍了自适应窗口盲元补偿算法。该算法通过分析两点参数矩阵的分布情况,以3为基准裁定盲元;再在自适应窗口中补偿盲元,优化了补偿结果。具体介绍了硬件功能结构和算法关键数据流的设计。仿真和实际场景实验结果表明该算法对盲元能做到精确检测和有效补偿,且速度快和资源省,能在硬件上完整地实现。     

基于灰度世界和白点检测的自动白平衡算法

针对常见的自动白平衡算法存在的图像场景适应性不足或算法复杂度过高的问题,提出了一种新的自动白平衡算法.该方法综合考虑了灰度世界模型和白点检测算法的各自优势,采用一种自适应的控制流程来计算图像三分量的增益系数并进行白平衡校正,在此基础上,运用软硬件协同设计来实现该算法,降低了硬件的开销,提高了算法的灵活性.实验结果表明,...     

基于DSP Builder的回波抵消器设计与实现

针对通信中的回波问题,基于自适应滤波的LMS算法,设计了自适应回波抵消器。并基于利用FPGA芯片,在DSP Builder平台上,有效结合MatLab／Simulink和Quartus II设计工具,根据模块化设计思想实现了LMS算法自适应回波抵消器硬件电路设计。软件仿真和系统FPGA硬件实测结果表明,该设计方法使回波抵消器的FPGA硬件实现更加简便快捷。     

基于DSP Builder的回波抵消器设计与实现

针对通信中的回波问题,基于自适应滤波的最小均方（LMS）算法,设计了一个自适应回波抵消器。基于FPGA芯片,在DSP Builder平台上,有效结合MATLAB/Simulink和Quartus Ⅱ设计工具,根据模块化设计思想实现了LMS算法自适应回波抵消器硬件电路设计。软件仿真和系统FPGA硬件实测结果表明,该设计方法使回波抵消器的FPGA硬件实现更加简便快捷。     

High Speed FPGA-Based Implementations of Delayed-LMS Filters

A variation of the least means squares (LMS) algorithm, called the delayed LMS (DLMS) algorithm is ideally suited for highly pipelined, adaptive digital filter implementations. In this paper, we present an efficient method to determine the delays in the DLMS filter. Furthermore, in order to achieve fully pipelined circuit architectures for FPGA implementation, we transfer these delays using retiming. The method has been used to derive a series of retimed delayed LMS (RDLMS) architectures, which allow a 66.7% reduction in delays and 5 times faster convergence time thereby giving superior performance in terms of throughput rate when compared to previous work. Three circuit architectures and three hardware shared versions are presented which have been implemented using the Virtex-II FPGA technology resulting in a throughput rate of 182 Msample/s.     

基于FPGA的Bayer到RGB图像格式转换设计

利用FPGA处理数据量大、处理速度快,结合CMOS图像传感器MT9M001和BayerCFA格式图像的特点,设计一种基于FPGA的图像数据转换处理系统,提出用硬件实现Bayer格式到RGB格式转换的设计方案,研究CFA图像插值算法,实现基于FPGA的实时线性插值算法,对Bayer图像格式进行插值恢复全彩色图像,实现从黑白图像还原高清彩色图像。整个设计模块能够满足高帧率和高清晰的实时图像处理,占用系统资源很少,用较少的时间完成了图像数据的转换,提高了效率。     

基于SOPC可重构的图像采集与处理系统设计

针对目前PC算法无法实现图像实时处理以及固定硬件平台很难实现算法修改或者升级的问题,设计一种基于SOPC可重构的图像采集与处理系统,实现了图像数据的片上实时处理以及在不改变硬件电路结构而完成算法修改或者升级的功能。此系统围绕两块Xilinx FPGA芯片进行设计,通过FPGA以及其Microblaze 32 bit软核处理器和相关接口模块实现硬件电路设计,结合FPGA开发环境ISE工具和EDK工具协作完成软件设计。由于采用SOPC技术和可重构技术,此设计具有设计灵活、处理速度快和算法可灵活升级等特点。     

Virtex FPGA implementation of a pipelined adaptive LMS predictor for electronic support measures receivers

High-speed field-programmable gate array (FPGA) implementations of an adaptive least mean square (LMS) filter with application in an electronic support measures (ESM) digital receiver, are presented. They employ "fine-grained" pipelining, i.e., pipelining within the processor and result in an increased output latency when used in the LMS recursive system. Therefore, the major challenge is to maintain a low latency output whilst increasing the pipeline stage in the filter for higher speeds. Using the delayed LMS (DLMS) algorithm, fine-grained pipelined FPGA implementations using both the direct form (DF) and the transposed form (TF) are considered and compared. It is shown that the direct form LMS filter utilizes the FPGA resources more efficiently thereby allowing a 120 MHz sampling rate.     

SIFT特征提取算法的FPGA实时实现

为了在运动目标检测与跟踪系统中能够实时地提取目标的特征点,从而完成图像实时匹配操作,提出了在FPGA实现SIFT特征提取算法。该算法采用SRAM复用技术简化程序,合理设计FPGA各模块结构。此外,该算法采用定点小数来保证算法的精度要求。整个算法在Virtex-5硬件平台上实现,采用verilog语言进行程序的编写和调试。结果分析表明,优化后的SIFT算法能够稳定地在FPGA上实现,同时算法的复杂度得到了降低并达到了精度要求,且具有良好的实时性。     

基于FPGA的高阶FIR抽取滤波器有效实现结构

针对高阶FIR抽取滤波器直接型结构和多相滤波结构中存在乘法器资源使用较多,导致实际系统实现困难的问题,提出了一种适合FPGA实现的高效多相结构。该结构采用分时复用技术,通过提高FPGA工作时钟频率,对降采样后的滤波路数和每一路FIR滤波器中乘积和操作均复用一个乘法器,从而大幅节约了FPGA中乘法器资源的使用。结果表明,针对4 096阶滤波器和降采样率为512的实际抽取滤波器系统,只需要8个乘法器,且在Xilinx公司Virtex IV芯片上能稳定工作在204.8 MHz的时钟频率上。     

基于FPGA的无线移动通信系统多普勒补偿算法

利用FPGA对一种移动无线通信系统中的多普勒补偿算法进行了实现与验证。首先,对这种基于正交频分复用(OFDM)帧结构的多普勒补偿算法进行了简要介绍,该算法具有计算复杂度低、延时小、便于硬件实现的特点;然后,详细说明了该算法在实际硬件实现中各个模块的逻辑结构和工作流程;最后,将本文所实现的多普勒补偿算法模块应用到了实际的OFDM接收机中,通过硬件测试对算法和硬件实现的有效性进行了验证,并分析了算法的资源开销以及相比原算法的性能增益。