JPEG2000 MQ解码算法的改进及硬件实现

本文通过对MQ解码流程的分析,提出了一种应用于JPEG2000标准的三级流水线MQ解码器设计方案.同时采用扩展概率估值表、化简解码操作及区间计算、改进解码区间的重整判断、改进移位位数检测、优化字节输入流程等策略,解决了MQ解码流程中很多判断、分支及循环等操作问题,极大地压缩了位平面的等待时间,提高了解码效率.设计使用Verilog语言在RTL级描述,并通过了FPGA验证,实验结果表明,该算法平均每1个时钟解码一个CX,输出一个解码数据D.     

JPEG2000 MQ编码器的设计与实现

提出了一种JPEG2000 MQ编码器的硬件设计方案.通过状态更新超前预测、前导零检测、重归一化超前预测等方法以及字节输出的改进处理,使MQ编码器的工作速率可达1CxD/cycle.同时对各流水段中的路径进行优化改进,提高了系统的最高时钟频率.采用Verilog语言进行RTL级描述.并在Ahera的FPGA上进行了仿真验证.结果表明.在Altera的EP2S60F67214上,该MQ编码器的最高工作时钟频率可达65.19 MHz.     

基于FPGA的非编码无线模块的应用设计

介绍了一种使用射频技术的无线收发模块的编解码应用设计,自主调制与解调,该方式电路连接简单,传输距离远,且不受方向性约束.选用未经编码的无线模块,通过FPGA实现编码与解码,减少了通过编码芯片工作时发送地址码所用的时间.提高了传输的速度及灵活性.     

一种适用于JPEG2000的流水线MQ编码器设计

JPEG2000采用基于上下文的MQ算术编码来增强压缩效果,但其实现比较复杂,特别对编解码器具有高数据吞吐量要求的高分辨率图像处理难以达到实时实现,为此提出MQ算术编码的硬件快速算法。首先分析了JPEG2000标准中MQ编码算法流程,然后提出了一种四级流水线结构的硬件实现。实验结果表明,根据所提出的硬件结构,编码器在Altera的EP1S25B672上最高运行速度能够达到65MHz,共占用了1051个LE资源,以较少的资源取得了较高的数据吞吐量。     

一种高速JPEG2000 MQ编码器的VLSI实现

JPEG2000采用的MQ编码器是一种优于Huffman编码的无损数据压缩算法。基于JPEG2000算法规程的MQ编码器速度较慢,限制了整个编码系统的实时性。本文采用部分并行算法,MQ编码器每个时钟最多可以编码2对数据,有效提高了编码器的数据吞吐率,并设计了基于3级流水的VLSI结构。试验结果表明,该算法平均每个时钟编码1.32bit,比普通算法的编码效率提高了约32%。     

基于FPGA的卷积码Viterbi编码/译码器的设计与实现

该文设计了一种采用(2,1,2)卷积码的VB编码/解码器,并在Xilinx公司SpartanⅡ-XC2S200 FPGA芯片上实现。所设计的VB编码/解码器具有前向纠错能力强、编解码速度快、占用系统资源少等特点。综合后仿真结果显示,该VB编码/解码器的性能较理想,达到了预期的设计目标。     

基于FPGA的遗传算法流水线设计与实现

针对软件实现遗传算法运行速度过慢的问题,设计一种基于FPGA的遗传算法流水线.硬件系统采用完全流水线结构,划分为选择、交叉、变异、适应度计算4个流水单元.在Cyclone系列芯片上进行实现,测试结果表明,基于硬件实现的遗传算法的运行速度比用软件实现快3个数量级.     

多模式匹配算法的FPGA实现

针对目前模式匹配算法多采用软件实现,而软件实现效率低下的弊端,提出了一种基于硬件实现模式匹配算法的设计方案.综合Aho-Corasick(AC)算法原理和FPGA硬件特点,在FPGA上实现AC算法;然后利用Quartus Ⅱ对设计进行了验证和性能分析.实验结果表明,基于硬件实现的Aho-Corasick(AC)算法的效...     

神经元网络的FPGA硬件仿真方法*

提出了一种利用FPGA对生物神经元网络进行硬件仿真的方法.该方法充分考虑了多进程流水线模型中各神经元状态输出的时序问题,设计了节点选择器完成对流水线数据通路输出数据的保存和选择功能,实现了多状态耦合情况下精确的仿真方法.最后,利用该方法对Morris-Lecar神经元网络模型进行了FPGA硬件仿真,再现了Morris-...     

AES中SubBytes算法在FPGA的实现

介绍了AES中,SubBytes算法在FPGA的具体实现.构造SubBytes的S-Box转换表可以直接查找ROM表来实现.通过分析SubBytes算法得到一种可行性硬件逻辑电路,从而实现SubBytes变换的功能.     

基于现场可编程门阵列的通用化PCM编码器

针对目前弹载遥测系统对PCM编码器提出的通用化应用需求,提出了一种基于现场可编程门阵列的通用化PCM编码器;该方法以软件为主的信号处理方式代替硬件处理,采用Verilog HDL语言和模块化的设计思想将编码器的各功能模块集成在单片FPGA中,通过功能模块的积木式组合和参数配置实现了对被测弹箭系统的采集编码;仿真测试结果表明该编码器满足绝大多数弹箭遥测系统的参数测试要求,在弹箭遥测系统中飞行试验结果表明该编码器在全弹道飞行过程中工作稳定可靠,该编码器实现了通用化的要求.     

JPEG2000的MQ模块在DSP环境下的优化实现

随着航空技术和专用CCD/CMOS成像技术的飞速发展,星载系统中图像的大小和清晰度都成倍的提高,由此带来的数据量和带宽要求也呈指数级增长,如何在星载高性能的计算平台下有效压缩图像成为了星载系统面临的最主要挑战之一。经典的JPEG2000图像压缩算法,其模块并不适应高性能DSP中编译器进行流水线排布的要求,导致运行效率无法达到要求。本文面向JPEG2000图像压缩算法,提出一种在DSP环境下,JPEG2000算法中MQ编码器的优化算法。优化算法使用了多种线性汇编语言流水线排布的通用优化技术对MQ编码器进行DSP环境适应性优化,并根据MQ编码器算法特点,进行了编码流程简化和二次重归一化过程中冗余分支的消除。图像压缩试验表明,该算法提高了MQ编码器的吞吐率,提升了JPEG2000的压缩效率。     

基于FPGA的JPEG2000自适应算术编码器设计

文中研究JPEG2000标准中自适应算术编码器的硬件实现问题,采用并行结构的FPGA设计,并用Modelsimse5.8对其作仿真验证。设计使用VerilogHDL语言在RTL级描述,并以Xilinx VertexII系列中的xc2v250-6fg256器件为基础在ISE6.1下完成综合。     

FPGA在生物神经系统模型仿真中的应用*

介绍了一种利用现场可编程门阵列(FPGA)对生物神经系统模型进行高速并行硬件仿真的新方法。提出了流水线算子和流水线模型的概念,为单核心多模型的实现方案提供了严格的数学推导。完成了12级流水线FPGA流程的设计,再现了Morris-Lecar神经元模型的非线性动力学特性。对设计方案的效率、计算误差以及硬件资源的消耗情况进行了详细的统计分析。     

JPEG2000分数位平面编码器的FPGA电路实现

分数位平面编码是JPEG2000图像压缩国际标准中的核心技术之一,是影响JPEG2000编码速度的最关键部分。基于位平面、过程双重并行(BPDP)的编码方法和局部模块并行结构,利用FPGA电路设计了JPEG2000分数位平面编码器。电路仅需要约5100个逻辑单元,当工作在54MHz时,每秒可以编码30幅尺寸约为1500×1200的图像。     

基于PDLMS算法的数字波束形成以及FPGA实现

采用高并行度的并行延时最小均方(PDLMS)算法，用现场可编程门阵列(FPGA)实现自适应数字波束形成模块。使用VHDL完成了该算法在硬件上的实现，同时给出了计算机仿真结果和系统硬件资源分析。仿真结果表明该方法结构简单，易于实现。     

分块自适应量化算法的FPGA实现

详细介绍了采用FPGA实现分块自适应量化（BAQ）算法的设计方法。该设计选用Xilinx公司100万门FPGA,采用自顶向下的方法,实现了3位长BAQ压缩算法。设计中通过资源共享来降低资源消耗,通过并行和流水来提高处理速度,满足了星载系统小型化、低功耗和高可靠性的要求。与专用DSP方案相比,采用FPGA的实现方案极大地简化了电路设计的复杂性和布线的难度。     

针对MUX-LUT混合结构的FPGA工艺映射算法研究

针对具有MUX-LUT混合结构的FPGA芯片,提出一种对其进行工艺映射的面积优化映射算法．该算法的内容包括逻辑门电路到MUX网络的转换方法,MUX网络到FPGA芯片逻辑单元的映射方法．文中算法采用模式匹配的方法除去电路中的冗余MUX,以减少映射结果的面积开销．应用测试电路分别对该算法和Xilinx的Foundation系统对XC4003E芯片的工艺映射结果进行了比较测试,并给出了测试结果。