基于SOC典型结构的系统验证环境

IP集成已经成为SOC的主要设计方法，但是IP间的不兼容性和冲突带来了SOC设计的大量问题。文章给出了一种基于IP总线的SOC标准架构，并在这一架构上建立了系统验证环境。该验证环境利用现有的EDA工具，并建立在广泛使用的IP重用规范之上，因此具有很强的可移植性。同时，该环境使激励文件也能与IP一起被SOC设计重用，大大减轻了系统验证的工作。该环境适用于SOC设计的各个阶段，并且具有软硬件协同仿真的能力。     

片上系统设计中软硬件协同验证方法的研究

讨论一种面向片上系统(SOC)设计的基于指令集模拟器和硬件模拟器的软硬件协同验证方法。该方法能够在SOC设计的早期对整个系统功能进行验证,能够为设计者提供一个纯虚拟的软硬件协同验证环境。重点讨论协同模拟过程中软硬件交互事件的产生和处理方法,以及软硬件模拟器之间的同步和优化方法,并且给出了事件驱动硬件模拟器的协同模拟控制算法。最后给出了一个基于ARM7TDMI的设计验证实例。     

软硬件协同验证方法的研究

摘要：本文是基于做项目实践时,对SOC的各个模块的验证中采用的软硬件协同验证方法进行研究,与传统的验证方法进行对比,得出这种验证方法的优点。SOC芯片不仅在规模上与传统的芯片有着很大的差别,而且在设计验证方法上也有着本质的不同。在SOC的设计中,大量的采用IP复用技术^[1],不仅包含大量的硬件电路设计,而且包含了相当部分运行在嵌入式处理器上的软件需要设计,也就是说为了确保软件和硬件能够很好的协同工作,SOC验证中要同时考虑硬件和软件的验证。这种情况促进了SOC设计方法和验证方法产生了巨大的变更,软硬件协同设计和验证的技术应运而生。     

基于ARM7TDMI的SoC芯片的FPGA验证平台设计

针对片上系统(SoC)开发周期较长和现场可编程门阵列(FPGA)可重用的特点,设计了基于ARM7TDMI处理器核的SoC的FPGA验证平台,介绍了怎样利用该平台进行软硬件协同设计、IP核验证、底层硬件驱动和实时操作系统设计验证.使用该平台通过软硬件协同设计,能够加快SoC系统的开发.整个系统原理清晰,结构简单,扩展灵活、方便.     

SOC技术及系统级低功耗设计

介绍了SOC设计中的IP核可复用技术、软硬件协同设计技术、SOC验证技术、可测性设计技术以及低功耗设计技术。对SOC低功耗设计中的瞬态功耗优化、平均功耗优化以及功耗的物理来源、电容充放电功耗、短路功耗、静电漏电功耗进行了分析。并对典型SOC设计中采取降低芯片和封装电容、降低电源电压,达到降低功耗的技术进行了研究。最后对系统级功耗设计中的电源系统低功耗设计、工作系统低功耗设计进行了探讨。     

片上系统验证研究

在数字IC设计中，通常情况下，一般功能芯片验证只涉及到单方面的验证，比如功能仿真、静态时序分析(STA)等。片上系统(SOC)的验证，则是结合了各种验证，而且需要不同于一般功能芯片验证的验证方法，比如软硬件协同验证、FPGA验证、基于IP的验证，等等。文章对这三种验证方法进行了详细的论述。     

ARM嵌入式CPU在ADSL片上系统中的设计应用

ARM嵌入式CPUL是目前广泛应用的高性价比的RISC类型CPU核，文中主要描述了以ARM7TDMI为核心的ADSL片上系统的设计实现过程。现在，在SOC的设计中仍然有许多不确定问题需要解决，如设计流程、工程费用、IP核、软硬件协同验证等。本设计中，把ADSL系统芯片划分为软件和硬件2部分，这样软硬件协同验证就非常重要。在硬件验证平台中包含了FPGA，ARM测试片，其他IP核测试片等模块，ADSL应用程序可以在此硬件平台上运行，如果运行测试正确，那么功能设计就完成了。接下来进行时序验证和物理设计，最后，采用0.18μm CMOS工艺实现了芯片的设计，结果显示所有指标都符合的规划设计目标。     

基于JTAG的SoC软硬件协同验证平台设计

基于JTAG接口,提出了一种以FPGA为基础的SoC软硬件协同验证平台.在验证平台的硬件基础上,开发了调试验证软件,能够完成SRAM的读写、CF卡的读写、串口的收发、程序的下载、及程序复位等功能.利用验证平台的软硬件完成了SoC的IP模块的调试验证及操作系统μClinux的调试验证.实践表明,该验证平台有益于SoC的设计和调试,降低SoC应用系统的开发成本.     

IP硬核无损测试技术

针对大量IP硬核精准、快速的测试验证需求,在分析现有IP硬核测试技术的基础上,研究了IP硬核无损测试技术.通过设计模拟用户片上系统(SOC)的通用评估系统,将被测IP硬核嵌入在测试电路中,并引入软硬件补偿结构,对信号时序进行校准补偿,对IP硬核精确输入进行控制和监测.结合外部自动测试设备(ATE)与片上评测电路,实现对IP硬核的功能、性能以及可靠性等的精确验证.实际完成了一款基于片上评测电路的静态随机存储器(SRAM) IP硬核测试设计与验证,实现该IP硬核关键时序参数测试,以数据建立时间这一参数为例,分析了其具体测试方法并得到测试结果.采用该测试技术,IP硬核时间参数的测试精度可达ps级,相较于IP硬核封装后测试,充分体现了结果数据的精确性.     

基于8051核的数字电路系统验证技术

SoC设计的重要特征是IP集成,但是不同IP模块的集成给SoC验证工作带来大量的问题.文中基于8051核的总线构建一个8位SoC设计验证平台,该平台可重用IP模块的激励文件,并利用现有的EDA工具对不同设计阶段进行软硬件协同仿真,大大减轻系统验证的工作量.     

基于ARCA3 CPU的嵌入式SoC的FPGA原型验证

基于FPGA的验证是SoC功能验证的有效途径,建立一个基于FPGA的原型验证系统已成为SoC验证的重要方法.ARCA3是一种高性能、低功耗,国产的嵌入式微处理器.在ARCA3和AMBA架构上集成存储器控制器等IP核和外设,构建一个嵌入式SoC,并在FPGA上实现SoC的原型验证系统和软硬件协同验证环境.在FPGA原型机上运行Bootloader和操作系统,验证整个系统硬件的可操作性和软硬件之间的交互.基于FPGA的原型验证系统的实现可以快速验证基于ARCA3的各种抽象层次的IP核和开发基于ARCA3的软件应用.     

基于SOC的VC-1解码器软硬件协同设计及验证

提出了一种VC-1硬件解码器的SOC／ASIC设计方案,并在具体实现电路的基础上,重点讨论了软硬件协同设计方案及其验证策略的设计考虑。该设计方案已经通过基于FPGA的系统级验证。结果证明,设计方案完全可行。     

Hardware/Software Codesign from the RASSP Perspective

Hardware/Software Codesign refers to the simultaneous consideration of hardware and software within a system design. Hardware/Software Codesign is the co-development and co-verification of hardware and software through the use of simulation and/or emulation. The RASSP program, with its emphasis on high performance signal processing systems, has a particular perspective on Hardware/Software Codesign which is presented in this paper. However, many of the RASSP methods and tools can be applied more generally in the larger environment of embedded systems. This paper describes a generic Hardware/Software Codesign process, discusses tools and techniques used in the different phases of that process, and provides examples of efforts on these phases. In particular, it describes Hardware/Software Codesign as defined by RASSP, the Lockheed Martin ATL approach to Hardware/Software Codesign, and Hardware/Software Codesign tools developed by the Research Triangle Institute. This paper uses the RASSP SAR system benchmark as an example of Hardware/Software Codesign, and presents issues and designs for this system that were developed by Lockheed Martin ATL and RTI using Hardware/Software Codesign.     

基于LPC2294的CAN总线主节点设计

为引入CAN总线技术以实现运动控制系统的网络化,提出了基于LPC2294的CAN总线主节点的硬件及软件设计方案。硬件采用基于ARM7内核的微控制器LPC2294,使用CTM1050T作为CAN收发器,设计了带有CAN总线以及以太网接口的硬件电路,并进行了SRAM、NORFLASH与NANDFLASH的扩展。软件采用μCLinux作为操作系统,并开发了CAN控制器的驱动程序,实现了CAN总线的各种功能。通过制作样机并进行实验,验证了这一方案的有效性。     

基于SoC设计的软硬件协同验证技术研究

软硬件协同验证是SoC设计的核心技术。其主要目的是验证系统级芯片软硬件接口的功能和时序,验证系统级芯片软硬件设计的正确性,以及在芯片流片回来前开发应用软件。本文介绍了基于SoC设计的软硬件协同验证方法学原理及其验证流程。然后分析了SoC开发中采用的3种软硬件协同验证方案,ISS方案、CVE方案、FPGA／EMULATOR方案,对其验证速度、时间精度、调试性能、准备工作、价格成本、适用范围等各方面性能做出比较并提出应用建议。     

Hardware/Software co-design with the HMS framework

Hardware/Software co-design is an increasingly common design style for integrated circuits. It allows the majority of a system to designed quickly with standardized parts, while special purpose hardware is used for the time critical portions of the system. The framework considered in this paper performs Hardware/Multi-Software (HMS) co-design for iterative loops, given an input specification that includes the system to be built, the number of available processors, the total chip area, and the required response time. Originally, all operations are done in software. The system then substitutes hardware (adder, multiplier, bus) for software based on theneedability of each type of hardware unit. After a new hardware unit is introduced the system is rescheduled using a variation of rotation scheduling in which operations may be moved between processors. Experimental results are shown that illustrate the efficiency of the algorithms as well as the savings achieved.     

基于System C的多处理器片上系统软硬件协同仿真

给出了基于SystemC的处理器片上系统(System On a Chip)的协同仿真的两种方法.并通过对系统的仿真,对两个方法进行了对比,给出了在仿真间隔时间、速度和其他性能之间的比较.对目前SOC的软硬件协同设计验证有一定的实际意义.     

WLAN SOC芯片BX501的FPGA验证平台设计与实现

系统芯片（SOC）设计是以模块复用和软硬件协同设计为基础，基于FPGA的验证平台是一种有效的验证途径。文章讨论了WLANSOC芯片BX501的验证平台的两种实现方案，介绍了采用Xilinx Virtex-Ⅱ系列FPGA的设计实现；同时对SOC设计的FPGA验证问题进行了分析和探讨。     

SoC interconnection protection through formal verification

The wide adoption of third-party hardware Intellectual Property (IP) cores including those from untrusted vendors have raised security concerns for system designers and end-users. Existing approaches to ensure the trustworthiness of individual IPs rarely consider the entire SoC design, especially the IP interactions through SoC bus. These methods can hardly identify malicious logic (or design flaws) distributed in multiple IPs whereas individual IPs fulfill security properties and can pass the security testing/verification. One possible solution is to treat the SoC as one IP core and try to verify security properties of the entire design. This method, however, suffers from scalability issues due to the large size of SoC designs with multiple IP cores integrated. In this paper, we present a scalable SoC bus verification framework trying to verify the security properties of SoC bus implementation where the bus protocol plays the role of the golden reference. More specifically, finite state machine (FSM) models will be constructed from the bus implementation and the trustworthiness will be verified based on the property set derived from the bus protocol and potential security threats. Along with IP level formal verification solutions, the proposed framework can help ensure the security of large-scale SoCs. Experimental results on ARM AMBA Bus demonstrate that our approach is applicable and scalable to prevent information leakage and denial-of-service (DoS) attack by verifying security properties.     

衰减器自动检定测试系统的设计与实现

为了提高计量检定工作的自动化水平和工作效率,本文提出了采用现有仪器组建基于GPIB总线的衰减器自动检定测试系统的软硬件设计方案,并对系统设计中遇到的问题进行了深入的分析和探讨。系统结合软件工程的设计思想,采用面向对象的软件设计方法,利用C＋＋Builder实现了系统的软件开发,提高了测试软件的稳定性和可扩展性。实际应用结果表明：该系统具有性能可靠、操作简便、自动化程度高等优点,测试结果完全满足技术指标要求。