基于FPGA的高效FIR滤波器设计与实现

给出了一种基于FPGA的数字滤波器的设计方法.该方法先通过MATLAB设计出一个具有具体指标FIR滤波器,再对滤波器系数进行处理,使之便于在FPGA中实现,然后采用基于分布式算法和CSD编码的滤波器结构进行设计,从而避免了乘法运算,节约了硬件资源,其流水线的设计方式也提高了运行速度.Matlab和Modelsim防真表明,该设计功能正确,能实现快速滤波     

宽带数字波束形成雷达的高精度延时补偿新方法

采用宽带信号的相控阵雷达可获得很高的距离分辨率,将广泛用于下一代多功能雷达系统中。传统窄带相控阵体制很难解决宽带相控阵雷达的空间色散和孔径渡越问题,尤其在宽带相控阵雷达做宽角扫描时,必须在阵元或子阵间使用精确的时延补偿。文中提出了一种实现高精度宽带相控阵延时补偿的新方法。该方法采用一种有效的可变分数延时滤波器新结构,即泰勒结构。该结构相对于传统的Farrow结构的主要优点是减少了乘法器和加法器的数量,降低了可变延时滤波器系数的计算难度。试验证明,新的方法能实现精确的宽带波束扫描,可应用于接收和发射数字波束形成的工程实现。     

宽带分数抽取数字下变频设计

在雷达宽带接收系统中,数字中频接收采样率的选择要受限于射频系统的整体设计架构,信号处理系统需要的基带信号数据率可能无法通过对采样信号进行整数抽取获得。针对宽带系统采样率高、数字下变频采用并行多相滤波算法结构、基带信号由多个并行支路组成的特点,以及FPGA处理速率的限制,宽带信号分数抽取运算通常只能采用并行多相方式实现。在宽带数字下变频并行多路基带信号的基础上,通过并行多相内插滤波和并行多相抽取滤波算法,不需要提高FPGA的处理时钟,实现对大带宽信号的分数抽取运算。     

并行分布式算法FIR滤波器的FPGA实现

分布式算法(DA)是FPGA中实现FIR滤波器的重要手段。采用基本DA算法实现较高阶数的FIR滤波器时,占用的硬件资源较高,且随着变量的位数增加,其串行运算的特点也使其运行速度不高。为此,运用并行式的分布算法,将原LUT分解为若干较小LUT,并使参加运算的各变量各位组合同时送达查找表。QUARTUSⅡ仿真结果表明,滤波效果良好,资源消耗减少,运行速度显著提高。     

基于分数时延滤波器的宽带数字信号时延的实现

阐述了基于分数时延滤波器的时延方法设计原理,对其中4种代表性的设计方法的时延性能进行了评估,给出宽带数字线性调频信号的时延仿真结果,该方法可用于宽带雷达数字信号处理。     

基于FPGA的宽带信号数字下变频设计与实现

为了实现机载雷达数据记录仪对宽带雷达回波信号的实时存储,提出了一种基于FPGA的宽带中频信号数字下变频结构。讨论了多相滤波正交化和分布式算法的基本原理,给出了宽带中频信号数字下变频的实现方案,重点对结构中正交化和抽取滤波两个模块进行了分析设计。Matlab仿真结果和FPGA仿真结果表明：该宽带中频信号数字下变频结构具有...     

基于全通型分数时延滤波器的数字阵列宽带波束形成

对于宽带数字阵列雷达,由于孔径效应和孔径渡越时间影响,传统的窄带波束形成方法会导致天线波束指向不准和主瓣展宽,为此需要使用时延补偿单元取代传统窄带相控阵中的移相单元。为实现宽带数字阵列各阵元传输时延的精确补偿,可以引入分数时延滤波器。采用最小二乘法设计全通型分数时延滤波器,与群延迟最大平坦法相比较,该法灵活性更高,通过MATLAB仿真进一步验证了所设计滤波器的有效性和正确性。     

基于实信号处理的宽带数字接收机及FPGA实现

分析了基于实信号处理的宽带数字信道化接收机原理以及具体的FPGA实现方案.通过改进已有模型,搭建一种更适合硬件实现的数字信道化模型.较好地解决了宽带数字信号实时处理、信道化接收机中邻近信道混叠等问题.系统仿真结果验证了模型的有效性和可行性.     

基于FPGA高阶FIR滤波器的实现

从FIR数字滤波器的基本结构模型出发,分析了FIR滤波器的设计思路及具体实现方法,详细介绍了FIR滤波器的分布式算法（DA）结构。通过分析计算,得到普通DA结构实现高阶滤波器会消耗大量的查找表资源,这样的资源消耗甚至令硬件资源不可接受。针对普通DA的不足,提出了改进型DA结构。并利用FPGA仿真软件分别对64阶FIR带通滤波器的两种改进型DA结构进行仿真,结果表明改进型DA结构所消耗的资源大幅度降低。从而验证了改进型DA结构在降低运算资源和提高性能等方面的优越性。     

基于遗传算法的FIR可变分数延迟滤波器设计

分数延迟滤波器广泛用于语音处理,回声消除,多速率信号处理等方面.文中设计的FIR可变分数延迟滤波器用于解决全数字接收机的时钟同步问题.首先用传统的加权最小平方误差方法设计出滤波器参数,然后通过遗传算法对参数进行优化并通过matlab仿真验证算法的有效性,仿真结果表明所设计的滤波器有很好的幅度特性和相位延迟特性.     

宽带波束形成中小数时延滤波器设计

以电子战中的宽带波束形成器设计为背景,阐述了数字延迟线与小数时延滤波器相结合的时域波束形成方案,并引入广泛应用于多速率系统中的Farrow结构可变时延滤波器。针对宽带Farrow结构滤波器中乘法器资源消耗量较大的问题,采用对称结构的子滤波器系数求解方法,最后通过多次仿真验证了设计的合理性并给出相关设计参数的一般取值,为后续工程上的实现奠定了理论基础。     

分数阶傅里叶域滤波器组的一般化设计方法

 分数阶傅里叶变换相对于传统的傅里叶变换具有灵活的时频分析特性,在最优分数阶傅里叶域进行滤波可以实现对某些非平稳信号的最优检测和参数估计以及对某些干扰和噪声的滤除.分数阶傅里叶域滤波器组理论的提出弥补了分数阶傅里叶域滤波不具备多尺度分析以及运算量过大的缺点,但现有的分数阶傅里叶域准确重建滤波器组设计方法不具备形式一般化的特点,很难满足很多实际工程的需要.本文从分数阶傅里叶域多抽样率信号处理基本理论和分数阶卷积定理出发,推导出了分数阶傅里叶域准确重建滤波器组的一般化设计方法,为分数阶傅里叶域滤波器组理论在实际工程中的推广应用奠定了理论基础.最后,仿真实验验证了本文所提分数阶傅里叶域滤波器组一般化设计方法的有效性.     

LTE中变速率FIR滤波器的FPGA实现

基于ALTERA公司提供高级数字信号处理模块,对LTE通信系统的信号采样率进行变速率滤波。由于FIR滤波器存在较大的群时延和硬件时延,信号经过滤波后有可能产生分数时延,使相位发生旋转。提出了一种新的时延补偿方法,对每一级滤波器进行时延补偿。板级测试结果表明,基带信号通过该滤波器后,星座图恢复完好,EVM小于1%,且与Matlab定点仿真结果一致。     

基于分数时延的宽带数字阵列波束形成

对于宽带数字阵列雷达,传统的波束形成方法会导致天线波束扫描不准和主瓣展宽,为此需要使用时延补偿单元取代传统窄带相控阵中的移相单元。为实现宽带数字阵列各阵元传输时延的精确补偿,引入分数时延滤波器。通过对一种分数时延滤波器设计方法及宽带数字阵波束形成原理的分析,提出针对有载波宽带雷达信号的接收波束形成实现结构。仿真结果表明了该方法的有效性,与传统波束形成方法相比,其性能与理想延时更接近。     

一种宽带非因果时延滤波器设计方法

提出了一种设计宽带雷达信号精确数字延迟滤波器设计方法。该方法采用两个线性调频信号级联，对参考信号进行时延，通过基于傅里叶变换的运算，完成任意群延迟滤波器系数的求取。采用该方法实现的非因果FIR数字滤波器具有延时精度高计算量小的特点。采用仿真对该方法的性能进行了评估。     

一种分数阶巴特沃斯滤波器的有源电路设计

本文将分数阶的低通滤波器的传递函数通式近似设计为Butterworth滤波器,在确定阶数与截止频率之后计算得到传递函数的系数.继而,本文通过该传递函数设计电路,进行仿真并电路实现.本文设计的电路在任意阶数下都只需要修改小部分元件便可得到预计截止频率,具有很强的灵活性,方便对比研究各阶分数滤波器.     

多天线系统中小数倍时延补偿及其FPGA实现

研究多天线系统中2路来自同一信号源、不同时延的信号进行延时补偿的方案和FPGA实现方法.时延补偿由小数倍和整数倍的时延补偿两部分组成,主要采用对超前的数据进行延迟来实现,其中,小数倍时延采用sinc函数延迟滤波器实现,整数倍时延采用D触发器实现.在消除这些延时之后,再控制数据选择器,选择合适的数据输出,实现2路数据的延迟补偿.设计通过MATLAB与FPGA的联合仿真进行了验证.     

基于DFT滤波器组的低时延FPGA语音处理实现研究

提出了WOLA（Weighted Overlap-Add）并行结构的低时延DFT滤波器组的设计和FPGA实现方法.为降低系统总体时延,在综合考虑传递失真、混迭失真的基础上,将群时延引入系统目标函数,并采用非对称综合原型滤波器设计方法,提出迭代算法,实现了DFT滤波器组低时延优化设计.通过对DFT滤波器组中分析和综合功能的关键模块采用多路并行乘法、多级流水加法链设计,实现了并行的WOLA结构DFT滤波器组,降低FPGA实现的计算时延.整个设计在Xilinx公司的Zynq7020型号FPGA芯片上进行实现.PESQ测试表明,设计的DFT滤波器组能取得较好的语音质量.与串行WOLA结构的实现对比表明,在16kHz语音采样率下,并行的WOLA结构FPGA实现的总时延能降低1.192ms,其中群时延降低12%,计算时延降低29.2%.     

基于分布式算法的高阶FIR滤波器及其FPGA实现

随着FPGA技术的稳步提高,FPGA替代其他技术用于实现高速信号处理已经变得切实可行。针对高阶FIR滤波器十分消耗FPGA硬件资源的问题,提出了一种采用基于位级联的多查找表分布式算法,并以一个32阶8位低通FIR滤波器为例,验证了所提出的方法。仿真结果表明,采用这种方法大大减少了FPGA硬件资源的耗费。