基于并行FIR滤波器结构的数字下变频

对宽带信号进行并行处理,可同时满足低功耗和实时性的要求,已成为目前宽带信号处理的研究热点。本文提出了一种可在FPGA中实现的并行快速FIR滤波器设计方法。该方法通过应用并行多相处理技术中的一种新型分布式处理算法,在滤波器结构上实现了多级级联的形式,增强了中频处理的灵活性和通用性,节省了硬件开销。仿真结果表明,该算法很好的解决了原始低通滤波器速度跟不上A/D采样率的问题,把采样率提高到了320MHz以上。同时该方法应用软件实现并行信号处理,避免了使用DDC专用芯片,具有较强的通用性,可以很好的移植到其他CPLD中。     

一种基于FPGA的并行流水线FIR滤波器结构

提出了一种在FPGA器件上实现的流水线并行FIR滤波器结构。首先比较了FIR滤波器三种硬件实现所用的资源,然后在理论上推出该流水线并行结构滤波器的实现方法及其可行性,给出了硬件实现模块。实验结果表明,这种改进滤波器结构实现的算法可以灵活地处理综合的面积和速度的约束关系,使设计达到最优。     

基于优化DA算法的高速FIR滤波器设计

首先概述FIR滤波器的传统FPGA实现方式,在理论上分析基于FIR滤波器的DA(Distributed Arithmetic)算法及内部实现构架图,并提出可根据应用速率要求优化DA算法;最后通过MATLAB仿真和QuartusII仿真来验证其可行性。     

基于FPGA的半并行FIR滤波器设计

为了提高FIR滤波器的运算速度和降低资源消耗,本文提出了一种新颖的半并行FIR滤波器设计方法。该方法有固定的延时．可以根据滤波器抽头数的不同,得到不同的最高数据输入速率。仿真结果表明,该滤波器设计方法在高速数字下变频器的设计中有较好的性能．并且通过优化设计．可以在一个FPGA实现多个滤波器模块。     

一种基于FPGA的高速FIR滤波器的设计

为了实现对高速输入数据的滤波,根据FIR（有限冲激响应）数字滤波器并行设计思想,在脉动阵列FIR数字滤波器的基础上,经过认真设计,提出了一种基于FPGA（现场可编程门阵列）的高速FIR数字滤波器的设计方法。以一个16阶FIR数字滤波器的设计为例,在FPGA上用VHDL语言实现了这种设计方法。在Modelsim下仿真表明这一方法是可行的,可支持高达1GSPS（10亿次采样每秒）的输入数据．     

分布式结构的FIR滤波器的FPGA实现

本文将EDA技术引入"数字信号处理"课程实验教学,采用FPGA实现了一款基于分布式算法的4阶FIR滤波器;利用FPGA的ROM宏模块构建查找表,实现了分布式算法;利用QUARTUSⅡ软件完成分布式滤波器电路设计以及波形仿真。与传统的调用QUARTUS II软件中的参数化FIR宏模块实现方式相比,采用分布式算法实现FIR滤波器,不仅能大大节省FPGA资源开销,提高运算速度,而且有利于提升学生应用FPGA进行硬件设计与开发的能力。     

并行分布式算法FIR滤波器的FPGA实现

分布式算法(DA)是FPGA中实现FIR滤波器的重要手段。采用基本DA算法实现较高阶数的FIR滤波器时,占用的硬件资源较高,且随着变量的位数增加,其串行运算的特点也使其运行速度不高。为此,运用并行式的分布算法,将原LUT分解为若干较小LUT,并使参加运算的各变量各位组合同时送达查找表。QUARTUSⅡ仿真结果表明,滤波效果良好,资源消耗减少,运行速度显著提高。     

基于FPGA高阶FIR滤波器的实现

从FIR数字滤波器的基本结构模型出发,分析了FIR滤波器的设计思路及具体实现方法,详细介绍了FIR滤波器的分布式算法（DA）结构。通过分析计算,得到普通DA结构实现高阶滤波器会消耗大量的查找表资源,这样的资源消耗甚至令硬件资源不可接受。针对普通DA的不足,提出了改进型DA结构。并利用FPGA仿真软件分别对64阶FIR带通滤波器的两种改进型DA结构进行仿真,结果表明改进型DA结构所消耗的资源大幅度降低。从而验证了改进型DA结构在降低运算资源和提高性能等方面的优越性。     

FIR滤波器的FPGA实现

本文依据能高效实现固定常数乘法的分布式算法（DA）原理，给出了一种采用现场可编程门阵列器件（FPGA）并利用窗函数法实现FIR滤波器的设计方法。通过XilinxISE在Modelsim下进行了仿真，证明了这一方法是可行和高效的。     

基于分布式算法的FIR滤波器设计及FPGA实现

本文对基于分布式算法的 FIR 滤波器的设计及 FPGA 实现进行了研究,提出了一种基于分布式算法的 FIR 滤波器设计方法,讨论了分布式算法的基本原理,给出了基于分布式算法的 FIR 滤波器设计及 FPGA 实现,并进行了仿真验证,结果符合设计预期。     

基于FPGA的高速FIR滤波器的设计与实现

对FIR滤波器中的乘法如何在FPGA得到高效实现进行了研究.结合FPGA查找表结构,兼顾资源和速度的要求,采用改进的分布式算法,设计了20阶常系数FIR滤波器.在此基础上,用OBC编码对其查找表进一步优化.最后,在ISE13.1下进行综合,并在Modelsim下进行仿真,用Matlab分析得到的数据频谱,以确定达到设计效果.结果表明,该设计既节省了FPGA的资源占用,又提高了运行速度.     

采用分布式算法的高速FIR滤波器ASIC设计

对DA算法的FIR滤波器和传统乘加结构FIR滤波器的性能进行了比较,介绍了改进DA算法的原理;对分别采用FPGA和芯片实现的DA算法高速FIR滤波器的性能指标进行了比较;介绍了ASIC芯片设计时存储器的可测性设计方法,以及存储器对布局布线策略的影响。最后,给出了版图形式的设计结果及电路验证信号波形。     

基于DA算法的高速高阶FIR滤波器的FPGA实现

针对在数字信号处理中，以专用DSP芯片设计高阶有限长单位冲激响应（FIR）滤波器速度较慢的情况，提出了一种基于分布式算法（DA）和现场可编程门阵列（FPGA）实现高速高阶滤波器的新方法，并以一个16阶FIR滤波器在Xilinx公司的xc2v500芯片上实现为例说明了设计过程，仿真结果表明：电路工作正确可靠，满足设计要求。     

基于FPGA的FIR滤波器的设计与实现

分析了FIR滤波器的结构特点和基本原理，基于Matlab用窗函数法对FIR滤波器进行设计，并在Sireulink中进行系统仿真。最后，在FPGA中实现并利用SignalTap Ⅱ逻辑分析器对设计进行测试验证，测试结果与仿真结果一致。     

基于分布式算法的高阶FIR滤波器及其FPGA实现

随着FPGA技术的稳步提高,FPGA替代其他技术用于实现高速信号处理已经变得切实可行。针对高阶FIR滤波器十分消耗FPGA硬件资源的问题,提出了一种采用基于位级联的多查找表分布式算法,并以一个32阶8位低通FIR滤波器为例,验证了所提出的方法。仿真结果表明,采用这种方法大大减少了FPGA硬件资源的耗费。     

高速FIR滤波器的流水线结构

通过一个13阶线性相位的平方根升余弦滚降FIR数字滤波器的结构设计，介绍了如何应用流水线技术来设计高速FIR滤波器。考虑到FPGA的容量问题，对采用流水线技术之后的FIR滤波器占用的硬件资源进行了分析，得出一些结论。     

基于FPGA的高阶FIR滤波器设计

对于高阶FIR滤波器,由于运算量较大,采用软件等方式无法达到实时处理的要求。文中提出了采用FPGA实现快速卷积结构的高阶FIR滤波器,推导出将大点数FFT分解为二维FFT变换的公式。根据上述理论在采用Verilog HDL语言设计了基于一维转二维FFT的快速卷积结构高阶FIR滤波器。实验表明,该基于FPGA的高阶FIR滤波器具有精度高、速度快、资源消耗少、调试方便、易于集成等优点,并可达到工程实践的要求。     

基于FPGA的FIR滤波器的设计与实现

提出了一种基于FPGA的FIR滤波器设计方案.介绍了基于FPGA的FIR滤波器的数字信号处理的算法设计,采用直接型的基本结构来设计,通过1位乘以8位的乘法,然后再移位相加的方法即可得到结果,其运算效率明显提高,并结合先进的EDA软件进行高效的设计和实现,并给出了用Max＋PlusⅡ运行的仿真结果.该设计对FPGA硬件资源的利用高效合理,用VHDL编程,在FPGA中实现了高采样率的FIR滤波器.