一种低功耗射频CMOS电荷泵锁相环的设计

描述了基于P型CSL(Current Steer Logic)架构压控振荡器的低功耗射频锁相环设计.其鉴频鉴相器模块采用预充电模式,具有高速、无死区等特点;电荷泵模块在提高开关速度的基础上,改进了拓扑结构,使充放电电流的路径深度相同,更好地实现了匹配;为了达到宽调谐范围的目的,电荷泵模块采用1.8 V电源电压,而压控振荡器模块采用3.3 V,这样可充分利用电荷泵的输出电压范围实现宽调谐.电路设计基于0.18μm 1P6M CMOS工艺,芯片实测结果显示,锁相环工作在940 MHz～2.23 GHz的频率范围内,功耗低于15.2mW,芯片面积为750μm×400μm(不包括10).     

一种用于高速锁相环的新型CMOS电荷泵电路

提出了一种适用于高速锁相环电路的新型CMOS电荷泵电路。该电路利用正反馈电路提高电荷泵的转换速度，利用高摆幅镜像电流电路提高输出电压的摆动幅度，消除了电压跳变现象。电路设计和H-SPICE仿真基于BL 1．2μm工艺BSIM3、LEVEL=47的CMOS库，电源电压为2V，功耗为0．1mW。仿真结果表明，该电路可以很好地应用于高速锁相环电路。     

一种高性能宽范围锁相环的设计与实现

采用CMOS工艺技术,设计了一款基于双环路滤波器的高性能、宽范围锁相环。该锁相环电路包括可调延迟的鉴频鉴相器、电荷泵、双环路有源滤波器、多频带的压控振荡器和可编程分频器模块。与无源滤波器结构相比,双环滤波的结构将滤波电容面积减小3/4,该锁相环整体版图面积为405μm×480μm,经过仿真测试,锁相环能够提供的输出频率范围为140MHz～1.5GHz,整体功耗为6.85mW。设计的锁相环其流片测试结果显示：当输出频率为1.5GHz时,均方根抖动为8.92ps;当中心频率为820MHz时,均方根抖动为6.01ps,测试结果表明设计的这款锁相环输出频率能够满足使用需求。     

一种DSP用数模混合型锁相环设计

提出了一种用于DSP的高性能低噪声高速电荷泵锁相环电路。其鉴频鉴相器模块具有高速、无死区等特点;电荷泵模块在提高开关速度的基础上改进了拓扑结构,使充放电电流的路径深度相同,更好地实现了匹配。为了达到宽调谐范围的目的,电荷泵模块采用1.8V电源电压,而压控振荡器模块采用3.3V,这样可充分利用电荷泵的输出电压范围实现宽调谐。电路设计基于0.18μm1P6MCMOS工艺,结果表明,锁相环电路功耗为34mW,中心频率100MHz,频率输出范围50MHz～400MHz,各项性能满足设计指标要求,并使芯片噪声、速度和功耗最优。各模块电路可应用于其他相应的功能电路,对相关领域的设计具有一定的参考意义。     

一种500MHz高性能锁相环的设计

随着专用集成芯片（ASIC）和系统芯片（SOC）的飞速发展,芯片内部生成可变频率的稳定时钟变得至关重要,设计一个高性能锁相环正是适应了这样的需求。本文在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构。它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片（ASIC）和系统芯片（SOC）的实现提供最基础且最重要的可应用时钟产生电路。模拟结果表明：该锁相环可稳定输出500 MHz时钟信号,稳定时间小于700ns,在1．8V电源下的功耗小于18mW,噪声小于180mV。     

一种500MHz高性能锁相环的设计

在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构.它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片(ASIC)和系统芯片(SOC)的实现提供最基础且最重要的可应用时钟产生电路.模拟结果表明,该锁相环可稳定输出500MHz时钟信号,稳定时间小于700 ns,在1.8V电源下的功耗小于18mW,噪声小于180mV.     

低抖动时钟锁相环设计

采用SMIC0.13μm CMOS工艺,设计实现了一个基于自偏置技术的低抖动时钟锁相环。锁相环核心功耗约为8.4～16.8mW,可稳定输出的频率范围为25MHz～2.4GHz,测试结果显示,锁相环锁定在1.36GHz时输出时钟的均方抖动为2.82ps,周期峰峰值抖动为21.34ps。     

一种基于自偏置技术的低功耗锁相环设计

采用TSMC 0.13 μm CMOS工艺,设计并实现了一种低功耗、具有固定的环路带宽与工作频率之比,以及良好相位噪声性能的自偏置锁相环(PLL)芯片电路。仿真结果表明,该PLL电路工作频率范围为200~800 MHz,在480 MHz输出频率的相位噪声为-108 dBc@1 MHz,1.2 V电源供电下消耗功耗2 mW。芯片核心电路面积仅为0.15 mm²,非常适合应用于系统集成。     

3.5GHz锁相环的设计

设计了一款整数型锁相环.从系统到具体电路对整个锁相环进行了详细的分析和仿真.电路采用SMIC 0.18μm CMOS射频工艺设计,面积为1.1mm×1.1mm,整个锁相环在1.8V电源电压下的功耗为36mW,仿真结果显示锁相环的相位噪声在-111dBc/Hz@1MHz,参考杂散为-76.4dBc.     

低抖动的480 MHz CMOS电荷泵式锁相环

本文设计了一款用于USB2.0时钟发生作用的低抖动、低功耗电荷泵式锁相环电路。其电路结构包含鉴频/鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。电路设计是基于CSM0.18μmCMOS工艺,经HSPICE仿真表明,锁相环输出480MHz时钟的峰峰值抖动仅为5.01ps,功耗仅为8.3mW。     

CMOS毫米波低相噪级联双锁相环频率综合器设计北大核心

采用65 nm CMOS工艺，设计了一种低相噪级联双锁相环毫米波频率综合器。该频率综合器采用两级锁相环级联的结构，减轻了单级毫米波频率综合器带内和带外相位噪声受带宽的影响。时间数字转换器采用游标卡尺型结构，改善了PVT变化下时间数字转换器的量化线性度。数字环路滤波器采用自动环路增益控制技术来自适应调节环路带宽，以提高频率综合器的性能。振荡器采用噪声循环技术，减小了注入到谐振腔的噪声，进而改善了振荡器的相位噪声。后仿真结果表明，在1.2 V电源电压下，该频率综合器可输出的频率范围为22～26 GHz,在输出频率为24 GHz时，相位噪声为-104.8 dBc/Hz@1 MHz,功耗为46.8 mW。     

一种用于射频识别阅读器的双频宽带圆极化天线

该文设计了一种紧凑的用作射频识别(RFID)阅读器的双频宽带圆极化天线。天线由弯折处理的矩形贴片、L形贴片和三角形地板构成,通过微带线进行馈电。两个辐射贴片分别独立控制高低两个频段,其轴比带宽也可独立调整,三角形地板可以使横向电流和纵向电流发生变化,从而改变横向电流和纵向电流的比值大小,实现圆极化性能。天线尺寸为0.92$ {\lambda _0} $×0.92$ {\lambda _0} $×0.0064$ {\lambda _0} $ ($ {\lambda _0} $为2.40 GHz时的自由空间波长)。测试结果表明在超高频(UHF)频段该天线实现了49%(0.77～1.27 GHz)的阻抗带宽和46%(0.84～1.34 GHz)的轴比带宽,在无线局域网(WLAN)频段实现了47.5%(1.54～2.50 GHz)的阻抗带宽和24.2%(1.96～2.50 GHz)的轴比带宽,可以完整覆盖UHF和WLAN两个频段,具有良好的辐射特性。与其他双频圆极化天线相比,该天线整体结构紧凑、设计简单、避免了使用复杂的馈电网络,且具有较宽的3 dB轴比带宽。     

单片UHF RFID阅读器中频率综合器的研究

根据EPC global C1G2射频协议要求以及我国的射频识别协议草案,提出了一种应用于860～960 MHz UHF波段单片射频识别(RFID)阅读器的3阶Ⅱ型电荷泵锁相环(CPPLL)频率综合器,其输入参考频率为250 kHz.电路采用MOSlS IBM 0.18μm RF/MM CMOS工艺,仿真结果表明:锁相环输出频率范围为760 MHz～1.12 GHz,锁相环输出频率为900 MHz时,相位噪声为-113.1 dBc/Hz@250 kHz,-120.4 dBc/Hz@500 kHz.电源电压3.3 V,消耗总电流9.4 mA.     

用于Ka波段锁相环的宽带注入锁定分频器

基于0.13 μm CMOS工艺,提出了一种用于Ka波段锁相环频率综合器的宽带注入锁定分频器。分析了传统注入锁定分频器的结构、自谐振频率和锁定范围。采用2位可变电容阵列和差分信号互补谐振腔直接注入方法,实现了宽带的注入锁定分频。仿真结果表明,当注入信号幅度V_p为0.6 V时,该注入锁定分频器在24.1~35.6 GHz频率范围内的锁定范围为38.5%。与VCO联合仿真,结果表明,该分频器能准确实现二分频,适用于Ka波段锁相环。     

Near-Field Loop Antenna for the UHF RFID Reader

A loop antenna for near field readers is proposed.Through periodic interdigital capacitors,the phase of the current on the loop is compensated and kept in phase.Hence,a loop with a perimeter of one wavelength at 900 MHz achieves a uniform near magnetic field distribution inside the loop.A novel method is proposed to evaluate the performance of the coplanar waveguide (CPW) to coplanar stripline (CPS) transition,which is used as a balun for the feeding network in this paper.This loop antenna has a 70 MHz operating bandwidth and 12 cm maximum reading range when the output power is 24 dBm,which is suitable for most near field radio frequency identification (RFID) applications.     

一种用于射频锁相环的快速自动频率控制电路

基于TSMC 180 nm CMOS工艺,设计了一种应用于GNSS接收机锁相环的快速自动频率控制电路。采用准闭环结构,并通过二分查找的方式寻找最优电容阵列控制字,缩短了频率粗调节时间,从而缩短了锁相环的锁定时间。仿真结果表明,当AFC电路工作时,PLL锁定时间为7 μs,其中,频率粗调节时间约为4 μs。     

A 2 GHz Phase-Locked Loop Frequency Synthesizer with On-Chip VCO

This paper discusses the implementation of the building blocks for a 2 GHz phase-locked loop frequency synthesizer in a standard 0.5 m BiCMOS process. These blocks include a low-power optimized dual modulus prescaler which is able to operate with input frequencies up to 2.7 GHz, a phase detector with extremely constant gain throughout the input phase difference range, a chargepump with a rail-to-rail output, and an on-chip voltage-controlled oscillator.     

一种基于锁相环的COT开关频率锁定技术

提出了一种可以在宽频范围内控制恒定导通时间(COT)电流模环路开关频率的锁相环(PLL)电路.电路采用经典电荷泵锁相结构,针对传统COT锁频方案中瞬态频率锁定速度和频率锁定精度性能无法兼顾的问题,通过一个由三极管构成的电流乘法计算单元引入PLL控制和输入电压前馈信息改变计时电容的充电电流,控制开关频率,保证了电路的锁频速度和精度.此外,锁相环的环路参数在宽电压变化范围内不发生变化,简化了频率补偿网络的设计.采用0.25 μm 60 V双极型-CMOS-DMOS (BCD)工艺对电路进行了仿真和流片,芯片面积为2.83 mm2.结果表明,该电路在200 kHz～1.8 MHz的开关频率内均可以实现良好的频率锁定功能,开关频率的波动幅度小于0.2 kHz,验证了设计的正确性.     

一种捷变频锁相环设计研究

VCO预置电压技术为实现锁相环快速锁定提供了较好的解决方案。分析了电压预置的原理的实现可行性和针对具体PLL的优化设计。提出了电压预置技术具体的系统实现流程和电压预置后可能会产生环路失锁等现象,通过一些具体辅助电路的加入来解决快速跳频和环路锁定的问题。运用ADS仿真设计软件搭建PLL框架,观察预置电压后的锁定时间。仿真结果表明,使用该技术后环路的锁定时间大幅度缩短。