一种低开销的抗SEU锁存器

随着微电子技术的不断进步,集成电路工艺尺寸不断缩小,工作电压不断降低,节点的临界电荷越来越小,空间辐射引起的单粒子效应逐渐成为影响芯片可靠性的重要因素之一。针对辐射环境中高能粒子对锁存器的影响,提出了一种低开销的抗SEU锁存器(LOHL)。该结构基于C单元的双模冗余,实现对单粒子翻转的防护,从而降低软错误发生的概率。Spice模拟结果显示,与其他相关文献中加固锁存器相比,LOHL在电路面积、延迟和延迟-功耗积上有优势。     

基于C单元反馈回路的容SEU锁存器设计

随着电子技术的不断发展,集成电路的特征尺寸不断缩小,导致电路对宇宙高能粒子引发的单粒子翻转愈发敏感。提出了一种对单粒子翻转完全免疫的抗辐射加固锁存器。该锁存器利用具有过滤功能的C单元构建反馈回路,并在锁存器末端使用钟控C单元来阻塞传播至输出端的软错误。HSPICE仿真结果显示,在与TMR锁存器同等可靠性的情况下,该锁存器面积下降50%,延迟下降92%,功耗下降47%,功耗延迟积下降96%。     

一种容SEU的新型自恢复锁存器

针对单粒子翻转(SEU)的问题,提出了一种容SEU的新型自恢复锁存器。采用1P-2N单元、输入分离的钟控反相器以及C单元,使得锁存器对SEU能够实现自恢复,可用于时钟门控电路。采用高速通路设计和钟控设计,以减小延迟和降低功耗。相比于HLR-CG1,HLR-CG2,TMR,HiPer-CG锁存器,该锁存器的功耗平均下降了44.40%,延迟平均下降了81%,功耗延迟积(PDP)平均下降了94.20%,面积开销平均减少了1.80%。     

一种低开销的三点翻转自恢复锁存器设计

随着集成电路特征尺寸的不断缩减,在恶劣辐射环境下,纳米级CMOS集成电路中单粒子三点翻转的几率日益增高,严重影响可靠性.为了实现单粒子三点翻转自恢复,该文提出一种低开销的三点翻转自恢复锁存器(LC-TNURL).该锁存器由7个C单元和7个钟控C单元组成,具有对称的环状交叉互锁结构.利用C单元的阻塞特性和交叉互锁连接方式,任意3个内部节点发生翻转后,瞬态脉冲在锁存器内部传播,经过C单元多级阻塞后会逐级消失,确保LC-TNURL锁存器能够自行恢复到正确逻辑状态.详细的HSPICE仿真表明,与其他三点翻转加固锁存器(TNU-Latch,LCTNUT,TNUTL,TNURL)相比,LC-TNURL锁存器的功耗平均降低了31.9％,延迟平均降低了87.8％,功耗延迟积平均降低了92.3％,面积开销平均增加了15.4％.相对于参考文献中提出的锁存器,LC-TNURL锁存器的PVT波动敏感性最低,具有较高的可靠性.     

一种低开销的三点翻转自恢复锁存器设计

随着集成电路特征尺寸的不断缩减,在恶劣辐射环境下,纳米级CMOS集成电路中单粒子三点翻转的几率日益增高,严重影响可靠性.为了实现单粒子三点翻转自恢复,该文提出一种低开销的三点翻转自恢复锁存器(LC-TNURL).该锁存器由7个C单元和7个钟控C单元组成,具有对称的环状交叉互锁结构.利用C单元的阻塞特性和交叉互锁连接方式...     

两个低开销抗单粒子翻转锁存器

提出了两个抗单粒子翻转(SEU)的锁存器电路SEUT-A和SEUT-B。SEU的免疫性是通过将数据存放在不同的节点以及电路的恢复机制达到的。两个电路功能的实现都没有特殊的器件尺寸要求,所以都可以由小尺寸器件设计完成。提出的结构通过标准的0.18μm工艺设计实现并仿真。仿真结果表明两个电路都是SEU免疫的,而且都要比常规非加固的锁存器节省功耗。和传统的锁存电路相比,SEUT-A只多用了11%的器件数和6%的传输延时,而SEUT-B多用了56%的器件数,但获得了比传统电路快43%的速度。     

一种新颖高效抗SEU/SET锁存器设计

随着工艺技术的发展,集成电路对单粒子效应的敏感性不断增加,因而设计容忍单粒子效应的加固电路日益重要.提出了一种新颖的针对单粒子效应的加固锁存器设计,可以有效地缓解单粒子效应对于电路芯片的影响.该锁存器基于DICE和C单元的混合结构,并采用了双模冗余设计.SPICE仿真结果证实了它具有良好的抗SEU/SET性能,软错误率比M.Fazeli等人提出的反馈冗余锁存器结构减少了44.9%.与经典的三模冗余结构比较,面积开销减少了28.6%,功耗开销降低了超过47%.     

一种高性能低功耗SEU免疫锁存器

为了缓解瞬态故障引发的软错误,提出一种对单粒子翻转完全免疫的加固锁存器。该锁存器使用4个输入分离的反相器构成双模互锁结构,使用具有过滤瞬态故障能力的C单元作为输出级,采用快速路径设计和钟控设计以提升速度和降低功耗。Hspice仿真结果表明,该电路结构没有未加固节点,所有节点都具有自恢复能力,适用于门控时钟电路。相比于SIN-LC,Cascode ST,FERST,TMR和SEUI加固等类型的锁存器,该锁存器的延迟、功耗、功耗延迟积平均下降82.72%,25.45%,84.24%。此外,该电路结构受工艺角、供电电压和温度扰动的影响较小。     

40 nm CMOS工艺下的低功耗容软错误锁存器

为了降低集成电路的软错误率,该文基于时间冗余的方法提出一种低功耗容忍软错误锁存器。该锁存器不但可以过滤上游组合逻辑传播过来的SET脉冲,而且对SEU完全免疫。其输出节点不会因为高能粒子轰击而进入高阻态,所以该锁存器能够适用于门控时钟电路。SPICE仿真结果表明,与同类的加固锁存器相比,该文结构仅仅增加13.4%的平均延时,使得可以过滤的SET脉冲宽度平均增加了44.3%,并且功耗平均降低了48.5%,功耗延时积(PDP)平均降低了46.0%,晶体管数目平均减少了9.1%。     

低面积与低延迟开销的三节点翻转容忍锁存器设计

随着纳米级CMOS集成电路的不断发展,锁存器极易受恶劣的辐射环境影响,由此引发的多节点翻转问题越来越严重。该文提出一种基于双联互锁存储单元(DICE)和2级C单元的3节点翻转(TNU)容忍锁存器,该锁存器包括5个传输门、2个DICE和3个C单元。该锁存器具有较小的晶体管数量,大大减小了电路的硬件开销,实现低成本。每个DICE单元可用来容忍并恢复单节点翻转,而C单元具有错误拦截特性,可屏蔽由DICE单元传来的错误值。当任意3个节点翻转后,借助DICE单元和C单元,该锁存器可容忍该错误。基于集成电路仿真程序(HSPICE)的仿真结果表明,与先进的TNU加固锁存器设计相比,该锁存器的延迟平均降低了64.65%,延迟功耗面积积平均降低了65.07%。     

一种新型低功耗抗软错误锁存器

该文提出一种新型的C单元的连接方法,将距离输出节点比较远的P型和N型晶体管的栅端与C单元的输出节点相连接,利用晶体管自身的反馈机制形成反馈路径,实现了自恢复功能,因此大幅降低动态消耗和硬件开销;采用点加强型C单元作为输出级电路并进行优化,使得电路抵御单粒子翻转的能力更强;基于上述改进,搭建出一个新的抗软错误锁存器,将输入信号经过传输门以后接传到输出端,以降低输入信号传到输出节点的延迟,利用节点之间的反馈比较机制进一步提升各个电路节点的临界电荷量。在22 nm的先进工艺下进行仿真,实验结果表明,提出的新型锁存器电路不仅具有优秀的抗软错误能力,并且在功耗延迟积方面比现有的锁存器电路性能提升了26.74%~97.50%。     

Low cost and highly reliable radiation hardened latch design in 65 nm CMOS technology

As a consequence of technology scaling down, gate capacitances and stored charge in sensitive nodes are decreasing rapidly, which makes CMOS circuits more vulnerable to radiation induced soft errors. In this paper, a low cost and highly reliable radiation hardened latch is proposed using 65 nm CMOS commercial technology. The proposed latch can fully tolerate the single event upset (SEU) when particles strike on any one of its single node. Furthermore, it can efficiently mask the input single event transient (SET). A set of HSPICE post-layout simulations are done to evaluate the proposed latch circuit and previous latch circuits designed in the literatures, and the comparison results among the latches of type 4 show that the proposed latch reduces at least 39% power consumption and 67.6% power delay product. Moreover, the proposed latch has a second lowest area overhead and a comparable ability of the single event multiple upsets (SEMUs) tolerance among the latches of type 4. Finally, the impacts of process, supply voltage and temperature variations on our proposed latch and previous latches are investigated.     

一种65 nm CMOS低功耗加固SRAM单元

提出了12管低功耗SRAM加固单元。基于堆叠结构,大幅度降低电路的泄漏电流,有效降低了电路功耗。基于两个稳定结构,可以有效容忍单粒子翻转引起的软错误。Hspice仿真结果表明,与相关加固结构相比,该结构的功耗平均下降31.09%,HSNM平均上升19.91%,RSNM平均上升97.34%,WSNM平均上升15.37%,全工作状态下均具有较高的静态噪声容限,表现出优秀的稳定性能。虽然面积开销平均增加了9.56%,但是,读时间平均下降14.27%,写时间平均下降18.40%,能够满足高速电子设备的需求。     

单粒子翻转加固锁存器分析与辐照试验验证

对目前基于软错误屏蔽、施密特触发及双互锁单元结构的几种单粒子翻转加固锁存器进行分析,并从面积、延时、功耗和抗单粒子翻转能力等方面进行综合比较。着重剖析了DICE结构的多节点翻转特性,研究了敏感节点隔离对抗单粒子翻转能力的影响,设计了测试芯片,并进行了辐照试验验证。辐照试验结果表明,相比于其他加固锁存器结构,DICE结构的单粒子翻转阈值最高,翻转截面最低,功耗延时积最小。当敏感节点隔离间距由0.21 μm增大到2 μm时,DICE结构的单粒子翻转阈值增大157%,翻转截面减小40%,面积增大1倍。在DICE结构中使用敏感节点隔离可有效提高抗单粒子翻转能力,但在具体的设计加固中,需要在抗辐照能力、面积、延时和功耗之间进行折中考虑。     

SOI材料与器件的辐照效应

目前，ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）材料的一个主要用途是用来制作抗辐照电路，本文以ＳＩＭＯＸ（ＳｅｐｅｒａｔｉｏｎｂｙＩＭｐｌａｎｔａｔｉｏｎｏｆＯＸｙｇｅｎ）技术为主，详细论述了ＳＯＩ材料和器件（ＭＯＳＦＥＴ）的辐照特性及其机理，包括总剂量、瞬时和单粒子效应，并以总剂量效应为主。经过恰当的加固工艺和优化设计，可以制造出优良的抗辐照集成电路。     

High performance energy efficient radiation hardened latch for low voltage applications

Energy efficiency is considered to be the most critical design parameter for IoT and other ultra low power applications. However, energy efficient circuits show a lesser immunity against soft error, because of the smaller device node capacitances in nanoscale technologies and near-threshold voltage operation. Due to these reasons, the tolerance of the sequential circuits to SEUs is an important consideration in nanoscale near threshold CMOS design. This paper presents an energy efficient SEU tolerant latch. The proposed latch improves the SEU tolerance by using a clocked Muller- C and memory elements based restorer circuit. The parasitic extracted simulations using STMicroelectronics 65 nm CMOS technology show that by employing the proposed latch, an average improvement of ∼40% in energy delay product (EDP), is obtained over the recently reported latch. Moreover, the proposed latch is also validated in a TCAD calibrated PTM 32 nm framework and PTM 22 nm CMOS technology nodes. In 32 nm and 22 nm technologies, the proposed latch improves the EDP ∼12% and 59% over existing latches respectively.     

一种新型抗多节点翻转加固锁存器

在纳米锁存器中,由电荷共享效应导致的多节点翻转(MNU)正急剧增加,成为主要的可靠性问题之一。尽管现有的辐射加固锁存器能够对MNU进行较好的容错,但是这些加固锁存器只依赖于传统的冗余技术进行加固,需要非常大的硬件开销。基于辐射翻转机制(瞬态脉冲翻转极性)设计了一种新型抗MNU锁存器。该锁存器可有效减少需保护的节点数(敏感节点数)和晶体管数,因此可减少电路的硬件开销。由于至少存在2个节点可以保存正确的值,因此任何单节点翻转(SNU)和MNU都可以被恢复容错。基于TSMC 65 nm CMOS工艺进行仿真,结果显示,设计的加固锁存器的电路面积、传播延迟和动态功耗分别为19.44μm²,16.96 ps和0.91μW。与现有的辐射加固锁存器相比,设计的锁存器具有较小的硬件开销功耗-延迟-面积乘积(PDAP)值,仅为300.02。