一种高线性度相位插值器

设计并实现了一种高线性度相位插值器。分析了相位插值器的工作原理和传统相位插值器结构,以此为基础,提出了一种具有高线性度的相位插值器电路。该电路采用TSMC 90 nm CMOS工艺进行设计,后仿真结果表明本设计的相位插值器具有良好的线性度,整个电路版图面积为(155×368) μm²,核心电路面积为(63×114) μm²。在1.2 V的电源电压下,相位差值器模块电路的功耗为3.12 mW。     

适用于连续数据速率CDR的相位插值器研制

通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系.根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插值器之前插入延时可控的缓冲器,使其输入信号的上升时间可以跟踪数据速率的改变,在保证线性度的同时,降低电路的噪声敏感度和功耗.芯片采用Charlerd 0.13 μm低功耗1.5/3.3 V工艺流片验证,面积为0.02 mm2,数据速率3.125 Gb/s时,功耗为8.5 mW.     

时钟数据恢复电路中相位插值器的分析和设计

分析了应用于时钟恢复电路中的相位插值器.为相位插值器建立了数学模型并基于模型对相位插值器在数学域进行了详细的分析.分析结果表明相位插值器输出时钟的相位和幅度强烈地依赖于插值器输入时钟间的相位差,同时提出一种新的编码方法来补偿相位的非线性.考虑到实际电路中寄生效应,文章同样在电路域中对相位插值器进行了详细分析.通过建立电路模型得到RC时间常数和输入时钟间的相差的关系,得到了它对相位插值器线性的影响.在设计中通过在PI的输入增加可控RC的输入缓冲器来调整输入时钟沿的快慢,从而降低了这种影响.最后利用分析得到的结论,使用90nm CMOS工艺设计并制造了一个相位插值器.它的供电电压为1.2V,功耗为1mw,工作范围从1GHz到5GHz.测试结果表明,输出相位单调并具有良好的线性度,验证了分析的正确性.     

应用于0.5～12.5Gb/s CMOS时钟数据恢复电路的相位插值器设计

文中采用28 nm CMOS工艺,设计了一款应用于半速率CDR电路中的相位插值器。该插值器采用锁相环提供的正交参考时钟,通过编码控制的DAC电流源调整电流权重控制输出相位,一个周期内可实现128次相位插值。为了提高接收器在多通道、多协议的性能,提出了输入时钟整形电路对斜率进行调节,提高了线性度。仿真结果表明,插值器在6.25 GHz工作频率下线性度良好,微分非线性（DNL）最大不超过1 LSB,积分非线性（INL）最大不超过2 LSB,实现了高线性度、宽频率范围的设计目标。     

用于CDR电路的相位插值选择电路设计

时钟数据恢复电路是高速多通道串行收发系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能.描述了双环时钟数据恢复电路利用相位正交的参考时钟进行工作的原理,分析了传统的正交时钟产生方案,提出一种新的相位插值-选择方案并给出了CMOS电路实现.在SMIC 0.18 μm CMOS工艺下采用Cadence公司的仿真工具Spectre进行了晶体管级验证,结果显示,利用该电路恢复出来的时钟对数据进行重定时,能较好地消除传输过程中积累的抖动,有效地提高了输入抖动容限.     

时钟数据恢复电路中相位插值器的分析和设计

分析了应用于时钟恢复电路中的相位插值器.为相位插值器建立了数学模型并基于模型对相位插值器在数学域进行了详细的分析.分析结果表明相位插值器输出时钟的相位和幅度强烈地依赖于插值器输入时钟间的相位差,同时提出一种新的编码方法来补偿相位的非线性.考虑到实际电路中寄生效应,文章同样在电路域中对相位插值器进行了详细分析.通过建立电路模型得到RC时间常数和输入时钟间的相差的关系,得到了它对相位插值器线性的影响.在设计中通过在PI的输入增加可控RC的输入缓冲器来调整输入时钟沿的快慢,从而降低了这种影响.最后利用分析得到的结论,使用90nm CMOS工艺设计并制造了一个相位插值器.它的供电电压为1.2V,功耗为1mw,工作范围从1GHz到5GHz.测试结果表明,输出相位单调并具有良好的线性度,验证了分析的正确性.     

基于锁相环的时钟相位插值电路设计与实现

千兆以太网收发器模拟前端的时钟恢复电路要求锁相环(PLL)能够提供"128相"等相位差的时钟信号.为了满足此要求,设计了一种相位插值电路,它在不增加四级VCO级数的基础上,对其输出时钟的相邻相位进行16插值.仿真结果表明,该插值电路使PLL的输出时钟相位从8相增加至128相,证明了电路的有效性.     

一种相位开关型分频器电路的噪声分析

介绍了一种相位开关型分频器电路的噪声分析方法。这种方法基于频率综合器的频域模型,能比较准确地预测分频器的相位噪声和它对整个频率综合器相位噪声的影响。分频器电路采用0.18μm CM O S工艺设计,用于W CDM A通讯系统中。在分析过程中,针对此电路的相位开关结构,提出了一些改进其噪声性能的方法。最后用仿真结果进行分析验证,仿真结果和理论相符合。     

一种用于千兆以太网的时钟数据恢复电路设计与实现

采用标准0.13μm CMOS工艺,设计了一种基于相位插值器的1/4速率时钟数据恢复电路,并将其应用于千兆以太网的SerDes收发器。该电路主要由高速采样电路、相位检测电路、相位选择控制电路、相位插值控制电路、相位选择器以及相位插值器等组成。相较于传统的基于锁相环结构的时钟数据恢复电路,该电路降低了数据峰峰值抖动和电路设计的复杂度。仿真结果表明,时钟数据恢复电路锁定后,恢复的时钟和数据的峰峰值抖动分别为38 ps和87 ps,满足了IEEE 802.3z协议要求。     

采用相邻采样求和的突发模式相位插值型CDR

提出了一种具有良好抑制输入数据抖动性能的突发模式相位插值型时钟数据恢复电路。在传统相位插值型电路结构的基础上,在采样保持电路与相位插值电路之间加入一级求和电路,理论分析和仿真结果表明,恢复时钟相位变化受输入数据抖动的影响明显减小。电路基于1.1 V SMIC 40 nm 1P8M CMOS工艺搭建,其数据率为6.25 Gb/s,消耗功耗为6.7 mW,版图面积为0.35 mm²。     

A Low-Noise WLAN Mixer Using Switched Biasing Technique

A low-noise CMOS down-conversion mixer for WLAN applications is presented in this letter. The proposed mixer is based on the conventional Gilbert-type topology with switched biasing technique for a current source instead of static biasing, which lowers noise over a wide range of frequencies. Moreover, a dc level shifter is used for the symmetric switching operation in tail current transistors. A current bleeding technique is adopted to reduce the noise caused by the LO switching operation. The proposed mixer was fabricated using a 0.18 mum 1P6M CMOS process. Measurement results include a conversion gain of 7.5 dB, an IIP3 of -5 dBm, and noise figures of 10.9 dB at 1 MHz and 7.6 dB at 100 MHz. The mixer core consumes a current of 4.5 mA from a supply voltage of 1.8 V. The chip size, including pads for measurements, is 0.88 times 0.88 mm².     

A Phase Interpolator CDR with Low-Voltage CML Circuits

In this paper, a phase interpolator clock and data recovery (CDR) with low-voltage current mode logic (CML) latched, buffers, and muxes is presented. Because of using the CML circuits, the CDR can operate in a low supply voltage. And the original swing of the differential inputs and outputs is less than that of the CMOS logic. The power supply voltage is 1.2 V, and the static current consumption is about 20 mA. In this phase interpolator CDR, the charge pump and loop filter are replaced by a digital filter. And this structure offers the benefits of increased system stability and faster acquisition.     

Phase Interpolator with Improved Linearity

An analog phase interpolator with improved step linearity is presented in this paper. The linearity is improved by setting the time constant of the output nodes in suitable value and by employing a fine trimming technique. The performance and the improved linearity have been verified with post-layout simulations using a well-established CMOS 65 nm technology and transistors with standard threshold voltages. The clock frequency is at 2.5 GHz and the core voltage supply at 1.2 V. Its low phase noise makes the circuit suitable for high-speed systems where low jitter performance is required.     

一种可调高线性度跨导器

本文提出了一种新的跨导器结构,它采用CMOS复合对管实现,可以通过调节栅极电压改变跨导器的跨导值,适合应用于高线性的连续时间滤波器.仿真结果表明,在供电电压为5伏,输入差分信号峰峰值为2.3伏的情况下,可以达到小于0.5%的总谐波失真.     

Instantaneous Companding Current-Mode Oscillator Based on Class AB Transconductor

A family of DC stable electronically tunable instantaneous companding integrators are presented. Based on these integrators, an electronically tunable oscillator is proposed. Since theoretically the integrators used in the proposed oscillator are inherently linear, they are capable of producing oscillating current signals with low THD levels.     

一种基于开关电容的基准电压源

提出了一种基于开关电容的基准电压源,其输出基准电压低于1.25 V。通过增加输出级电路,保证了连续时间内输出稳定的基准电压。采用开关电容电路消除了运放输入失调电压的不利影响。采用SMIC 0.13 μm EEPROM工艺进行了流片,电路面积为0.007 mm²。测试结果表明,该基准电压源在常温下输出的基准电压为820 mV,在1.1~1.7 V电源电压范围内的电压调整率为2.336 mV/V,在-40 ℃~80 ℃范围内的温度系数为6.75×10-5/℃。     

一种基于130 nm CMOS工艺的K波段混频器

基于130 nm CMOS工艺,设计了工作于K波段的双平衡下变频混频器。在传统吉尔伯特单元基础上采用电流复用注入结构,减小了开关级的偏置电流,提升了开关性能。在开关级源端引入谐振电感,消除了开关共源节点处的寄生电容,抑制了射频信号的泄露,提高了增益,减小了噪声。仿真结果表明,输入射频信号为24 GHz,本振信号为24.5 GHz,本振输入功率为-3 dBm时,该混频器的转换增益为25.8 dB,单边带噪声系数为6.4 dB,输入3阶互调截点为-8.6 dBm。