用于SAW无线无源传感系统阅读器的DDS设计

直接数字频率合成器(DDS)具有转换时间快,频率精度高,频带宽等特点,作为现代电子设备的重要部分,现已广泛应用于电子领域。该设计将现场可编程门阵列(FPGA)与DDS相结合,采用自顶向下的模块化设计思想、反馈网络的流水线结构及频率自增设计,以达到扫频效果,并基于CORDIC算法实现相-幅转换,以降低硬件资源消耗,最终在Quartus Ⅱ开发环境中进行仿真测试。经CORDIC算法计算后输出的正弦波和余弦波幅值分别为32 768和56 758(16位十进制),输出的正弦和余弦值与预期结果相比,其相对误差仅为6.1×10^-5和9.9×10^-5。仿真结果表明,该设计方案能有效地解决传统声表面波无线无源传感系统中DDS杂散分量大,时延高及功耗高等问题。     

基于DDS技术正弦信号发生器的设计

为了能够方便地产生波形平滑、频率稳定的正弦信号波形,提出了一种基于DDS技术的正弦信号发生器的设计方法。介绍了DDS技术在波形产生功能电路中的应用,并对FPGA实现DDS功能做了具体的说明。介绍了DDS技术的基本原理,论述了基于FPGA实现正弦/余弦信号发生器和32位序列信号发生器的设计方案。最后,实验结果表明:采用该方法设计的正弦波形发生器输出的波形与传统的正弦波形发生器相比,具有波形平滑、波形稳定度高、频率稳定度和分辨率高等诸多优点。     

基于直接数字频率合成的可编程遥测信号源

针对传统的遥测信号源缺乏灵活可配置性、通用性差的问题,提出采用FPGA和DDS技术为核心设计灵活可配置的可编程遥测信号源。该信号源的硬件电路主要由低成本FPGA芯片和DDS芯片组成,采用Verilog语言进行编程,使FPGA控制核心输出不同的相位、频率、波形等控制字信息给DDS芯片,经DDS芯片后输出所需波形。仿真表明,该信号源能够输出频率范围在0～12.5MHz的频率、相位可调的正弦波、三角波、方波等波形信号,具有一定的通用性。     

基于MSP430的信号发生系统设计

本文提出一种基于DDS芯片技术信号发生器设计的上位机控制系统.通过研究DDS器件在技术实现中的具体应用,解决了传统单片机(MCU)信号发生器输出频率精度差、频率改变不够灵活等缺点.该系统具有输出频率精确稳定、波形质量好和输出频率范围宽等优点,同时还具有频率计和数字信号调制的功能.经过仿真和实验,验证了该系统的可行性.     

高速任意调制波形产生器研制

为了满足现代测试需要,基于三DDS结构提出了一种高速任意调制波形产生器的实现方法,计算机通过VXI总线对硬件电路进行程控,使两路DDS分别产生主波形和调制波形,便于实现2个任意波信号的幅度调制。同时,通过调制波形数据实时控制主DDS的频率控制字,用数值的方法直接实现波形的各种频率调制,并能够实现波形高速输出,较好地解决了DDS间的同步以及杂散的抑制问题。     

基于RNS算法的高阶FIR滤波器设计

以{2n－1,2n,2n+1,2ⁿ－¹－1,2ⁿ⁺¹－1}为余数基,在余数系统(RNS)的基础上设计了一种128抽头有限脉冲响应(FIR)滤波器。针对大位宽输入,利用基于华莱士(Wallace)树结构的纯组合逻辑电路,实现了二进制到余数的转换。相较于一般抽头中乘法器级联加法器的结构,设计的乘累加(MAC)单元将加法运算合并到部分积求和中,减少了一级模加法器,使得电路延时进一步减少。此外,通过对进位保留加法器(CSA)的中间结果取模,避免了加法运算引起的位宽增加,从而降低了整个运算的复杂度。电路在FPGA上设计实现。实验结果表明,该滤波器的延时为3.55 ns,功耗为2 585 mW,消耗的硬件资源明显降低。     

基于FPGA的DDS信号发生器系统的设计

直接数字频率合成(DDS)技术,已成为频率合成技术的主流方向,现场可编程门阵列(FPGA)技术具有强大的硬件逻辑功能.文章主要阐述DDS的工作原理,基于FPGA设计DDS信号发生器的主要环节.简单介绍了运用Altera公司的QuartusⅡ软件平台,通过硬件设计语言(VHDL)设计频率寄存器、加法器、相位寄存器等功能模块,并将各部件编译综合为一个元件的方法.实验证明,输出波形质量高,效果好.     

基于FPGA的DDS双相信号发生器设计

直接数字频率合成(DDS)广泛应用于电信与电子仪器领域,是实现设备全数字化的关键技术。基于Altera的现场可编程门阵列(FPGA)核心板DE0-Nano,结合高性能的THS5615A数模转换芯片,完成了DDS的硬件设计与实现。实测结果表明,对于频率范围在0.1 Hz~7.3 MHz的正弦信号,输出信号的频率精确度优于0.5%,移相范围0°~360°,移相误差约为0.5°,且相位以1°任意步进,具有电路简单,输出波形调整灵活以及性价比高等特点。     

直接数字频率合成信号发生器的设计

简要介绍了基于现场可编程门阵列(FPGA)及直接频率合成信号发生器(DDS)技术的信号发生器设计和实现.该设计采用CycloneⅡ系列器件EP2C8Q208C8实现DDS波形产生电路、D/A转换器控制及与ARM接口等功能,用先进精简指令单片机(ARM) STM32F103进行频率控制字、相位控制字,频率输出显示等控制.由于FPGA的晶振是50 MHz,经过增强型锁相环(PLL)后采样频率可达到250 MHz,通过14位400MSPS的高速数模转换器(DAC)和7阶椭圆低通滤波器,最终输出的正弦波最大频率可达到70 MHz.     

具有串口选控波形的DDS核在FPGA中的实现

文章主要介绍了一种具有串口选控波形的基于FPGA的DDS核的设计与实现方法,通过DDS核可以产生任意波形信号。首先在FPGA中实现了DDS核设计,包括频率控制、相位控制、波形控制以及查表几个模块,FPGA将频率控制字、波形控制整合为地址,然后用该地址实现查表,查表后的数据向DA转换器输出;其次在FPGA中实现了串口通信和DA转换的FPGA控制,而串口主要完成输出波形的选择;最后整个设计通过FPGA开发平台得以验证,结果表明设计是正确有效的。     

相位量化DRFM性能分析

本文提出了一种数字射频存储器(DRFM)偏移相位量化方法,它是在传统相位量化方法的基础上通过增加一个相位偏移而得到.通过傅立叶分析,得到了其谐波寄生信号性能计算公式,结果表明,其性能与传统相位量化方法相同.其优点是,由于其良好的对称性,更适合于硬件电路实现.在此基础上,提出了一种用D/A变换器代替加权求和网络实现相位量化DRFM信号重构的新方法,解决了多位相位量化DRFM工程实现的困难.采用计算机仿真方法对由于D/A变换幅度量化引起的性能变化进行了分析,表明当D/A变换器位数接近于相位量化位数时就可以获得满意的效果.     

A superfast algorithm for single-error correction in rrns and hardware implementation

The modular algebraic structure of the residue number systems (RNS) leads to modularity and parallelism in the hardware implementation for the RNS-based arithmetic processor [1], [2]. Both modularity and parallelism are essential to fully utilize the very-large-scale integrated (VLSI) technology [3]. In this work, a superfast algorithm for correcting single residue errors in the RNS is developed with a slight increase in redundancy. Based on this algorithm and another recently proposed fast algorithm, two architectures are designed for their hardware implementation. The hardware complexity for this superfast algorithm isO(k) while the hardware complexity for previously known algorithms isO(k ²). The performance of this new technique is compared to the previously known techniques in terms of computational speed and other criteria.     

基于DDS芯片AD9858的复杂雷达信号模拟器设计

设计了一种基于直接数字合成（DDS）的复杂雷达信号模拟器。与传统的频率合成方法相比,DDS合成信号具有频率切换时间短、频率分辨率高、相位变化连续等诸多优点。利用双口随机存储器的高速数据存取与现场可编程门阵列器件的高性能、高集成度相结合,可以克服传统DDS设计中的很多不足,从而设计开发出性能优良DDS系统。     

无相位截断误差的DDS设计实现

通过修改传统的直接数字合成(DDS)设计方法,提出了一种无相位截断误差的DDS设计方案.该方案降低了系统正弦采样存储表的需求空间,减轻了存储量对提高信号精度的限制,消除了传统设计中相位截断给最终输出信号频谱的影响,提高了DDS的性能.该方案可以应用于载波合成,频偏调制等通信信号处理领域,可采用FPGA,DSP,MCU等各种硬件平台予以实现.     

一种用于铷频标的紧凑型直接数字频率合成器

研发了高精度铷频标芯片SoC实现中应用的一种紧凑型直接数字频率合成器（DDFS) . 为了减小芯片面积和降低功耗,采用正弦对称技术、modified Sunderland 技术、正弦相位差技术、四线逼近技术以及量化和误差ROM技术对相位转正弦的映射数据进行了压缩. 利用这些技术,ROM尺寸压缩了98%. 采用标准0.35μm CMOS工艺,一个具有32位相位存储深度和10位DAC的紧凑型DDFS流片成功,其核心面积为1.6mm2. 在3.3V电源下,该芯片的功耗为167mW, 无杂散动态范围（SFDR）为61dB.     

一种高资源效率的Fast-RCSC极化码译码器

针对现有极化码软输出译码器存在的高资源消耗与低资源效率,设计了一种快速低复杂度软取消(Fast Reduced Complexity Soft-Cancelation,Fast-RCSC)译码算法及其译码器硬件架构。Fast-RCSC算法对内部特殊结点进行完整计算,在减少译码周期的同时仍有较好译码性能。基于不同特殊结点公式之间存在相似性,进而通过对引入的特殊结点模块进行计算结果复用以及计算模块分时复用,减少特殊结点模块资源消耗。通过共用存储单元以及对不足存储单元数据宽度的数据进行合并,降低存储资源消耗。在华润上华(Central Semiconductor Manufacturing Corporation,CSMC)180nm工艺下综合结果表明,设计的译码器在码长为1024的情况下,面积为2.92mm²,资源效率为245.2Mbps/mm²,相比现有软输出译码器有不同程度的提升。     

基于DDS的低相噪频率综合源设计

分析了相位累加器截断、波形ROM有限字长、DAC等对直接数字频率合成器(DDS)相位噪声的影响，得出了DDS芯片本身对输出信号相位噪声影响很小的结论。给出了采用AD9854芯片构成的低相噪频率综合源的硬件组成以及系统实测的相位噪声、杂散技术指标。     

基于DDS的岸防雷达频率合成器

本文介绍了一种针对于岸防应用背景,基于DDS技术的低相噪、低杂散、宽频带、捷变频X波段频率合成器的具体实现方法。文中利用DDS技术,替代了以往倍频、分频、混频等的常规方法,产生出P波段中频频标信号,以及时宽/带宽多种可变的线性调频信号。     

基于FPGA的低杂散直接数字频率合成器设计与实现

在分析了DDS其杂散来源及已有抑制方法的基础上,提出了一种新的有效抑制杂散的方法,经三角函数变换,将通常被舍掉的相位累加器输出的低B位利用起来.在Simulink中进行了仿真,结果显示在相位累加器位宽为32 bit,查找表寻址位数为12 bit时,较之未经优化的DDS,其杂散改善了60 dB.用Verilog语言设计实...     

Novel construction of quasi-cyclic low-density parity-check codes with variable code rates for cloud data storage systems

This paper proposed a novel method for constructing quasi-cyclic low-density parity-check (QC-LDPC) codes of medium to high code rates that can be applied in cloud data storage systems, requiring better error correction capabilities. The novelty of this method lies in the construction of sparse base matrices, using a girth greater than 4 that can then be expanded with a lift factor to produce high code rate QC-LDPC codes. Investigations revealed that the proposed large-sized QC-LDPC codes with high code rates displayed low encoding complexities and provided a low bit error rate (BER) of 10⁻¹⁰ at 3.5 dB E_b/N₀ than conventional LDPC codes, which showed a BER of 10⁻⁷ at 3 dB E_b/N₀. Subsequently, implementation of the proposed QC-LDPC code in a software-defined radio, using the NI USRP 2920 hardware platform, was conducted. As a result, a BER of 10⁻⁶ at 4.2 dB E_b/N₀ was achieved. Then, the performance of the proposed codes based on their encoding–decoding speeds and storage overhead was investigated when applied to a cloud data storage (GCP). Our results revealed that the proposed codes required much less time for encoding and decoding (of data files having a 10 MB size) and produced less storage overhead than the conventional LDPC and Reed–Solomon codes.