全数字化PDH复接系统的设计

为了便于ＰＤＨ复接系统的集成和设备的小型化，以及改善系统的性能，本文介绍了复接系统的几个主要部分（定时提取，码速调整，收端支路时钟恢复等）的数字化实现方法，还介绍了采用这些数字化方法的多功能复接专用集成电路－ＭＸＺＷ６８２３１。     

数据复接系统中文件传输的实现

本文针对多路不同速率的数据进行动态复接时复接帧格式与文件传输协议相匹配的问题,提出了控制字符换码,及文件格式转换等解决方法,使得各终端之间能通过复接系统顺利地传送各种类型的文件。     

数据复接系统中文件传输的实现

文章针对多路不同速率的数据进行动态复接时复接帧格式与文件传输协议 (如ZMODEM和KERMIT)相匹配的问题 ,提出了控制字符换码及文件格式转换等解决方法 ,使得各终端之间能通过复接系统顺利地传送各种类型的文件     

一种用于FSO系统中的数据复接方法

提出了一种适用于自由空间光通信FSO(Free Space Optical)系统的以太网数据、视频数据复接方案.该方案充分利用了数字复接对于扩大传输容量和提高信道利用效率的能力,以及FSO技术传输方式具有高带宽、部署迅速、成本低廉的优势.仿真表明该方案能够较好的实现在FSO上传输各类数据信号.     

适用于FSO终端的多业务复接系统

描述了一种能够融合不同比特率码流的复接系统,该系统为每一数据通道使用双口缓冲网络来进行码速率调整。使用了一套算法以保证能正确地复接各支路中的每个比特。此设计能充分利用光传输带宽,并有效地增强自由空间光通信(FSO)终端的适应性。     

多路视频传输系统中同步复接问题的研究

通信系统中往往采用数字复接技术来扩大信息的传输容量并提高信道利用率。本文利用CPLD器件完成了8路视频数字信号的复接过程。同时，控制时钟信号也由同一个CPLD器件来产生，更好的解决了复接与分接中的同步问题。该设计的控制模块由VHDL语言完成，最后利用Altera公司的Quartus II6．0工具完成了该设计的行为仿真及时序仿真。仿真结果验证了输入输出的逻辑关系。     

FSO中多路语音数据复接的设计及实现

为了研究数据复接和分接,设计采用基于自由空间光通信系统的多路语音数据复接实现方案.该方案充分发挥了自由空间光通信技术的优势,利用现场可编程技术,结合了电话线传输系统,其中现场可编程门阵列控制模块由Verilog语言完成,且利用QUARTUSⅡ软件进行了仿真,达到提高信道利用率、扩大传输容量的结果.结果表明,该系统可传输...     

多速率码流同步复接方案设计与实现

采用正／0／负码速调整方法,设计了一种多速率码流同步复接的帧结构方案,并对其相关性能及复接／分接的实现方法进行了详细介绍。     

基于话带的数据语音复接软件研究

介绍了一种以DSP为核心的数据语音复接器的复接软件设计,重点阐述了信令系统的设计、帧结构和数据语音的复接/分接实现。     

基于ESIstream协议的高速串行收发接口

针对现有高速串行接口协议复杂、数据效率低的问题,基于ESIstream协议,提出一种应用于12~14位ADC/DAC新型收发接口的设计方案。采用14B/16B编解码算法,降低了数字电路的设计复杂度,将有效数据率提高到87.5%。加解扰器中,LFSR采用斐波纳契结构和多项式X17+X3+1来并行设计,降低了LFSR的工作时钟频率。采用Modelsim软件进行功能验证,并基于Design Compiler平台,采用TSMC 65 nm工艺库对电路进行综合。结果表明,该收发电路的单通道传输速度可达6.4 Gbit/s。     

高速数据处理系统中的PCI总线接口设计

简单介绍了PCI(外部设备互连)总线的主要特点和系统设计。选择PLX公司的PCI9054专用芯片实现高速数据处理系统中的PCI总线接口的软硬件设计。PCI总线规范复杂,在规则、机械特性、电气特性等方面都有严格要求,分析了具体系统设计中需要解决的关键问题。开发基于PCI总线的高速数据处理系统能够大幅度提高数据传输速率,获得理想的系统性能,可为设计基于PCI接口的高速数据处理机提供一种借鉴方法。     

Gbps试验系统中高速串行接口的设计与实现

介绍Gbps无线通信试验系统中高速串行数据接口的设计与实现。按照Gbps无线通信试验系统对高速串行数据的传输要求,数据传输速率超过1 Gb/s,在基于Xilinx IP core技术上对单板上的FPGA进行逻辑设计,实现了符合系统要求的高速串行数据接口。在系统实际调试中,通过ATCA机箱背板进行数据传输,获得了高达Gbps的数据吞吐速率且传输误码率低于10-14。     

通用高速时钟数据恢复模块

本文介绍采用专用大规模集成电路制作的时钟数据恢复模块，文中阐述了工作原理及性能。该模块可通用于５５０～６５０Ｍｂｉｔ／ｓ工作速率，已在京－沪－广光通信系统工程设备中应用。该模块具有同时输出两路时钟、数据信号及控制输出时钟关断功能，单电源供电，功耗约２Ｗ。     

基于JESD204协议的高速串行采集系统

在通信设施、成像设备、工业仪器仪表等需要大量数据的系统中,要求数据转换级提供越来越宽的分辨率和越来越高的采样率。并行接口的物理布局和串行LVDS方法的比特率限制,给设计人员带来技术障碍。文中基于Xilinx Vertx6 FPGA 的GTX高速串行接口实现了JESD204B协议,有效地解决了传统采集数据并行传输时的各种问题     

一种新型的高速时钟数据恢复电路的设计和验证

针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构系统的复杂度低、响应速度快。电路采用1.8 V,0.18μm CMOS工艺流片验证,测试结果显示在2 Gbit/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据。芯片面积约0.5 mm~2,时钟数据恢复部分功耗为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps。     

高速光通信系统时钟数据恢复模块

本文介绍了一个新研制的可用于高速光纤通信系统的时钟数据恢复模块。阐述了它的设计思想、工作原理及技术性能。目前实际制成的可用于565 Mbit/s或622 Mbit/s的模块体积为50×50×6(mm~3),功耗约1.8W。可以预计,只要在器件上作某些更换,亦可制成工作速率更高的时钟数据恢复模块。     

768 kbps高速数据传输异常分析

针对768kbps高速数据传输异常的问题,根据国内外标准相关内容,确定了同步传输中数据与定时信号间的时序关系,通过与工程应用中实测波形的比较,发现设备接口间信号时序关系存在不匹配,据此对问题进行了分析,进一步查找原因,并使故障得到复现,最后为彻底排除隐患提出了解决措施。     

一种有效的高速数据采集方式

随着电子技术的发展,在智能化系统中要求传送的数据量愈来愈大,速度愈来愈快,所以设计性能优良的高速数据采集电路一直是电子设计中的一个关键技术。给出了利用FPGA实现DMA方式的高速数据采集电路的设计思想,工作原理和实施方案。把FPGA用作DMA控制器、采集控制器和总线控制器。该设计有效地解决了单片机应用领域中速度较慢的CPU和高速的A/D转换器之间的速度配合问题,具有电路设计简单、可靠性高、传输速度快等特点,而且特别适用于采集大量数据的情况。时序仿真和实际应用都证明了设计的正确性,从而解决了在单片机系统中较难解决的问题。     

一种高速串行数据接收芯片的设计

文章设计了一种用于光纤通信的高速串行数据接收芯片。本芯片采用0．6μm BiCMOS工艺实现．最高工作频率为400M~，主要由时钟数据恢复、串并转换、10B/B解码等电路构成。在设计中，采用了双PI工环路、全差分拓扑结构、负阻放大电路与运放级联等结构，有效地减小了功耗及噪声，且用Cadence软件进行了仿真验证。