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采用TSMC 0.18μm 1P6M工艺设计了一个12位50 MS/s流水线A/D转换器(ADC)。为了减小失真和降低功耗,该ADC利用余量增益放大电路(MDAC)内建的采样保持功能,去掉了传统的前端采样保持电路;采用时间常数匹配技术,保证输入高频信号时,ADC依然能有较好的线性度;利用数字校正电路降低了ADC对比较器失调的敏感性。使用Cadence Spectre对电路进行仿真。结果表明,输入耐奎斯特频率的信号时,电路SNDR达到72.19 dB,SFDR达到88.23 dB。当输入频率为50 MHz的信号时,SFDR依然有80.51 dB。使用1.8 V电源电压供电,在50 MHz采样率下,ADC功耗为128 mW。 相似文献
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本文设计了一种可满足视频速度应用的低电压低功耗10位流水线结构的CMOS A/D转换器.该转换器由9个低功耗运算放大器和19个比较器组成,采用1.5位/级共9级流水线结构,级间增益为2并带有数字校正逻辑.为了提高其抗噪声能力及降低二阶谐波失真,该A/D转换器采用了全差分结构.全芯片模拟结果表明,在3V工作电压下,以20MHz的速度对2MHz的输入信号进行采样时,其信噪失调比达到53dB,功率消耗为28.7mW.最后,基于0.6μm CMOS工艺得到该A/D转换器核的芯片面积为1.55mm2. 相似文献
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设计了一种低功耗、中速中精度的单端输入逐次逼近A/D转换器,用于微处理器外围接口。其D/A转换器采用分段电容阵列结构,有利于版图匹配,节省了芯片面积;比较器使用三级前置放大器加锁存器的多级结构,应用了失调校准技术;控制电路协调模拟电路完成逐次逼近的工作过程,并且可以控制整个芯片进入下电模式。整个芯片使用UMC 0.18μm混合模式CMOS工艺设计制造,芯片面积1 400μm×1 030μm。仿真结果显示,设计的逐次逼近A/D转换器可以在2.5 V电压下达到12位精度和1 MS/s采样速率,模拟部分功耗仅为1 mW。 相似文献
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介绍了一种14位20 MS/s CMOS流水线结构A/D转换器的设计.采用以内建晶体管失配设置阈值电压的差分动态比较器,省去了1.5位流水线结构所需的±0.25 VR两个参考电平;采用折叠增益自举运算放大器,获得了98 dB的增益和900 MHz的单位增益带宽,基本消除了运放有限增益误差的影响;采用冗余编码和数字校正技术,降低了对比较器失调的敏感性,避免了余差电压超限引起的误差.电路采用0.18 μm CMOS工艺,3.3 V电源电压.仿真中,对频率1 MHz、峰值1 V的正弦输入信号的转换结果为:SNDR 85.6 dB,ENOB 13.92位,SFDR 96.3 dB. 相似文献
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设计了一个14位40 MHz、100 dB SFDR、1.8 V电源电压的流水线A/D转换器(ADC).采用增益自举密勒补偿两级运放,可在保证2 Vpp差分输出信号摆幅的前提下获得130dB的增益,有效地减小了运放有限增益的影响;同时,采用冗余位编码技术和动态比较器,降低了比较器失调电压的设计难度和功耗.该设计采用UMC 0.18 μm CMOS工艺,芯片面积为2mm×4 mm.仿真结果为:输入满幅单频9 MHz的正弦信号,可以达到100 dB SFDR和83.8 dBSNDR. 相似文献
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9位50 MSPS流水线结构A/D转换器研究 总被引:1,自引:1,他引:0
提出了一个采用三级流水线技术的9位50 MSPS A/D转换器,具体分析了其内部结构,给出了在OrCAD/PSpice 10.5下的仿真结果和动态测试结果;对设计流水线A/D转换器的关键问题进行了讨论,分析了引入流水线技术的优点和缺点. 相似文献
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介绍了一种12位A/D转换器。就电路的工作原理、设计特点及测试结果等方面进行了探讨。电路在标准双极工艺生成单片IC的基础上,采用了陶瓷基板上的多芯片厚膜组装工艺、双层金导带布线、多芯片混合组装及大腔体管壳的储能点焊等技术,在21mm×41mm的陶瓷基板上混合组装了8个集成电路芯片、7个贴片电容和8个厚膜电阻。经测试,电路转换时间小于20μs,最大线性误差和最大微分线性误差为0.012%FSR。电路采用32引出端双列直插全金属平底管壳(MP32)封装,在±15V、+5V电源下电路总功耗低于900mW。 相似文献
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设计了一种12位100 MS/s流水线型模数转换器。采用3.5位/级的无采保前端和运放共享技术以降低功耗;采用首级多位数的结构以降低后级电路的输入参考噪声。采用一种改进型的双输入带电流开关的运放结构,以解决传统运放共享结构所引起的记忆效应和级间串扰问题。在TSMC 90 nm工艺下,采用Cadence Spectre进行仿真验证,当采样时钟频率为100 MS/s,输入信号频率为9.277 34 MHz时,信干噪比(SNDR)为71.58 dB,无杂散动态范围(SFDR)为86.32 dB,电路整体功耗为220.8 mW。 相似文献
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基于SMIC 65 nm CMOS工艺,设计了一种10位120 MS/s逐次逼近A/D转换器。电路为1.2 V电源供电,采用基于单调转换方式的改进型低功耗D/A电容阵列,相比于传统电容阵列,功耗降低了91%。采用一级动态预放大加一级动态锁存器的动态比较器,以降低功耗和提高速度。设计了与电容阵列工作方式相结合的异步逻辑控制电路,以降低外部时钟设计难度,并在控制功耗的前提下提高速度。Spectre仿真验证结果表明,在采样频率为120 MHz,输入信号频率为60 MHz时,SFDR达到81.07 dB,有效位数大于9位,具有良好的动态性能。电路整体功耗约为600 μW。 相似文献
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介绍了一种高速CMOS闪烁型(并行)A/D转换器的设计.采用分块化设计的方法,分别对各个模块的参数指标进行优化,并通过数字方法进行修正,实现了很高的信噪比.芯片的工作电压为1.8 V,最大采样率1.6 GHz,全速采样功耗210 mW,芯片有源区面积为0.75 mm×0.74 mm,采用TSMC 0.18 μm CMOS工艺实现. 相似文献