D-DRR:一种可动态改变带宽的分组调度算法

在分组网络设备中，采用适当的调度算法是为网络上运行的业务提供服务质量(QoS：quality of service)的关键。在差额循环(DRR：deficit round robin)调度算法的基础上提出了一种动态差额循环(D-DRR：dynamic deficit round robin)调度算法，该算法通过实时跟踪特定服务队列长度来调整量子值，以改变预约带宽，从而满足一些特定的实时业务类型的QoS。     

HSDPA系统中分组调度算法研究

无线分组调度是保证无线传输业务服务质量的一个重要方面。本文研究了高速下行链路分组接入(HSDPA) 系统中适用的分组调度技术。讨论了Round Robin、Max C／I和Proportional Fairness三种调度算法,并通过计算机仿真,对其性能进行了分析、比较。结果表明,Proportional Fairness是一种适合于HSDPA系统的分组调度算法。     

LTE系统分组调度算法的线性规划求解

针对LTE系统中的分组调度问题,提出了一种利用线性规划求解的方法.该模型根据分组调度算法中的基本约束求解最优化的目标函数,即尽可能提高系统的整体吞吐量.仿真结果表明,该方法对于经典调度算法中的轮询算法(Round Robin,RR)求解在系统吞吐量方面有很大的提高.     

一种基于最长队列预测的CICQ交换结构调度算法

CICQ(Combined Input Crosspoint Queued)是一种在crossbar交叉点加入少量缓存的交换结构,具有无需内部加速比及分布并行调度的特性。为了自适应网络环境中各种业务流量,提高在非均匀流量下的性能,该文提出了一种基于最长队列预测的高效CICQ交换结构调度算法RR-LQD (Round Robin with Longest Queue Detecting)。RR-LQD算法复杂度为O(1),具有良好的可扩展性;通过预测局部最长队列并尽力为其服务,保持调度中队列长度的均衡,能够适应各种非均匀流量的网络环境。仿真结果表明:在各种均匀和非均匀流量下,RR-LQD算法均能达到100%的吞吐量,并且具有优良的时延性能。该文使用FPGA芯片实现了RR-LQD算法仲裁器,能够满足高速、大容量交换结构的设计需要。     

一种改进的DRR调度算法

为了简单有效地分配链路带宽,该文分析了 DRR(Deficit Round Robin)算法在数据交换实现上的局限性,提出了一种基于令牌扣除并平滑输出突发性的调度算法。该算法能够减小调度开销,平滑输出突发性,硬件实现简单。证明了在多数情况下改进算法的公平性优于 DRR算法。仿真结果表明改进算法能够有效地分配输出链路的带宽,缓解令牌数选取对输出突发性和抖动性的影响。     

区分服务中AF类的一种调度算法

该文根据区分服务中确保转发(Assured Forwarding,AF)类的特点,设计了一种新的调度算法公平加权轮循(Fair、Weighted Round Robin,FWRR)算法。 FWRR是一种基于轮循、工作保持型、适于变长分组的调度算法.它的实现简单,算法复杂度为O(1).仿真实验和数学分析表明,FWRR算法不仅能够提供保证最小带宽的服务,而且能够按比例分配剩余带宽,适合用来调度区分服务中的AF类.     

一种面向硬件线程的实时调度算法研究与设计

本文根据硬件线程的特征,为硬件线程调度建立了一个周期与非周期混合线程集的调度模型.在数学层面描述了硬件多线程调度中每个线程被成功调度的条件判据.并在此基础之上,提出一种以截止时间与最坏执行时间差为基本因子的DR-EDF算法,提供了一种实现这种DR-EDF算法的硬件多线程控制器的设计原理.最后用FPGA为载体,实现了一款硬件多线程处理器,通过实际测试的分析结果,得出这种面向硬件多线程的实时调度算法在不影响线程集错失率前提下,提高了嵌入式系统中紧急任务的可调度性.     

一类基于调度表的公平轮循调度算法

本文研究了一类利用时标在调度表中安排信元发送时隙的公平轮循(Fair Round Robin,FRR)调度算法.对其中三种算法的性能进行了分析比较.FRR能够保证连接的带宽和时延,同时实现复杂性低于一些分组公平排队算法,例如WF²Q+.     

卷积编码及Viterbi解码的FPGA实现及应用

卷积码在现代无线通信系统中应用十分广泛,Viterbi译码是最常用的一种对卷积码的译码算法。介绍了卷积编码及Viterbi串行解码的原理及其FPGA的实现。在保证系统性能的前提下讨论了分帧式编解码在实际系统中的应用。     

基于FPGA的图像缩放技术分析

针对轨道交通调度显示系统中监控视频控制器的实际需求,介绍了双3次插值图像放缩算法和抗混叠滤波器的原理,提出了作为视频控制器核心的图像缩放技术的功能划分,分析了基于现场可编程门阵列(FPGA)的图像缩放技术实现的工作流程,论述了输入缓冲、图像缩放、帧频调整和图像拼接等功能模块的详细功能和实现方案,完成了对该技术实现的仿真分析,比较了该技术实现与传统图像缩放技术的仿真结果。     

一种基于FPGA的群路信号数字分路实现结构

研究了一种基于FPGA实现的群路信号数字分路实现结构。文中对分路算法进行数学推导,然后给出了FPGA实现结构,并在硬件平台上进行了验证。其结果表明,该结构能有效降低FPGA的硬件资源消耗,在全数字群解调器中有着良好地应用前景。     

一种基于Verilog的弹性分组环调度器的实现

针对弹性分组环公平性算法的工程应用,从算法仿真的角度出发设计了一种基于Verilog实现的算法辅助模块,即调度器模块来模拟现实网络运行,以验证当前算法设计的有效性.理论分析和FPGA仿真结果表明,该调度器可以准确的实现对数据帧和公平帧的拆解、调度和流量产生,具有较高的可行性.     

FPGA实现基于施密特正交化的自适应算法

在自适应波束形成算法理论基础上,将修正施密特正交化算法运用在基于三角分解的样本矩阵求逆算法中,提出了基于修正施密特正交化算法的三角分解矩阵求逆算法,并给出了具体的可编程门阵列硬件实现结构。该硬件结构的实现采用了坐标旋转数字计算机代替该算法中的除法运算,有效地节约了硬件资源消耗和结构时延。通过硬件仿真对计算结果进行分析研究,实验证明该硬件结构不仅有良好的数值稳定性,能对干扰有效抑制,且硬件资源消耗少,高度模块化。     

后量子密码CRYSTALS-Kyber的FPGA多路并行优化实现

在基于格的后量子密码中,多项式乘法运算复杂且耗时,为提高格密码在实际应用中的运算效率,提出了一种后量子密码CRYSTALS-Kyber的FPGA多路并行优化实现。首先,描述了Kyber算法的流程,分析了NTT、INTT及CWM的执行情况。其次,给出了FPGA的整体结构,采用流水线技术设计了蝶形运算单元,并以Barrett模约简和CWM调度优化,提高了计算效率。同时,放置32个蝶形运算单元并行执行,缩短了整体计算周期。最后,对多RAM通道进行了存储优化,以数据的交替存取控制和RAM资源复用,提高了访存效率。此外,采用松耦合架构,以DMA通信实现了整体运算的调度。实验结果和分析表明,所提方案可在44、49、163个时钟周期内完成NTT、INTT及CWM运算,优于其他方案,具有较高的能效比。     

Hardware Acceleration of HMMER on FPGAs

We propose a new parallelization scheme for the hmmsearch function of the HMMER software, in order to target FPGA technology. hmmsearch is a very compute intensive software for biological sequence alignment, based on profile hidden Markov models. We derive a flexible, generic, scalable hardware parallel architecture which can accelerate the core of hmmsearch by nearly two orders of magnitude, without modifying the original algorithm of this software. Our derivation is based on the expression of the algorithm as a set of recurrence equations, and we show in a systematic way how a very efficient parallel version of the algorithm can be found by combining scheduling, projection, partitioning, pipelining and precision analysis. We present the performance of the implementation of this parallel algorithm on a FPGA platform.     

基于自适应门限的变换域抗干扰方法及其FPGA实现

变换域处理是一种简单实用的抗干扰方法,其FPGA(现场可编程门阵列)实现具有非常重要的实际意义。影响系统性能的一个关键因素是干扰抑制算法的选择。文中首先分析了采用自适应门限的阈值算法的门限确定方法,然后提出了一种基于模块复用的FPGA实现结构。时序仿真表明该结构能节省芯片资源,且完全能满足系统的实时性。     

An Efficient FPGA-based Implementation of Fractional Fourier Transform Algorithm

In this paper, we present an efficient FPGA implementation method of fractional Fourier transform (FrFT) algorithm. Firstly, a polyphase implementation of the FrFT computation algorithm base on the theory of multirate signal processing and filter banks is proposed. This polyphase implementation costs less computations and its parallel structure is suitable for FPGA realization. Then we present one computational method, which improve the resolution on any portion of fractional spectrum. Some realization details, such as the parity restrictions of signal length, special interval for transform order, interpolation filter, continuous frame computation and continuous order computation are also investigated. Finally, the efficiency of the novel method is verified by FPGA implementation results.     

利用CORDIC算法计算平方根及其FPGA实现

平方根运算作为信号处理的一种基本数据运算,在工程项目中应用广泛,但是在FPGA中直接进行平方根运算较为复杂,需要研究其高效实现方法。当利用CORDIC算法进行双曲线方程求解时,可以高效地完成平方根运算。这里首先介绍了CORDIC算法的原理,迭代结构的实现流程,及其在平方根计算中的应用。设计了两种适合于FPGA实现的CORDIC算法平方根运算的结构,并行结构和位串行结构,比较了两种结构的优缺点,并给出仿真结果。     

一种基于全局调度的改进CLOS结构及其调度算法

现有的关于Clos交换结构的调度算法在关注调度性能的同时,逐渐忽略了其在硬件实现上的复杂度。该文根据一款星载交换芯片的设计实现,提出了一种改进型的Clos结构,且在此基础上设计了一种硬件实现简单且能实现极大匹配的调度算法。     

基于FPGA的RS译码器实现

RS码以强大的纠错能力得到广泛的应用，以往的译码器的硬件实现总是很复杂，资源利用较多，译码周期也较长．文中采用Blahut算法，先用MATLAB进行了软件仿真，并验证了算法的正确性，然后用FPGA实现了RS（31，15）译码器的设计．在硬件设计中优化了原来的电路结构，减少了一个迭代周期，从而一定程度上提高了译码器的译码速度，而FPGA实现复杂度也较低．