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为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。 相似文献
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基于TSMC 180 nm CMOS工艺,设计了一款12位100 KS/s低功耗逐次逼近型模数转换器(SAR ADC).为克服高精度下比较器失调与参考电压抖动对SAR ADC性能的影响,采用二进制缩放重组的方法实现电容加权,提高了SAR ADC的性能.与传统冗余校准技术相比,在未增加额外的冗余电容的情况下实现了校准的功能,并且保证了输入信号的摆幅.另外,采用低功耗开关切换方式、动态比较器和动态SAR逻辑有效降低了功耗.仿真结果表明,在0.7 V电源电压下,采样率为100 KS/s时,SAR ADC的有效位数为11.79 bit,功耗只有0.95μW,FOM值仅2.68 fJ/conv. 相似文献
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设计了一种12位4 MS/s的异步逐次逼近型模数转换器(SAR ADC)。采用一种既能节省开关动态功耗又能减小电容面积的开关切换策略,与传统结构相比,开关动态切换功耗节省了95%,电容总面积减小了75%。为了避免使用高频时钟,采用了异步控制逻辑,采样开关采用栅压自举开关以便提高ADC的线性度,动态锁存比较器的使用减小了静态功耗,片上集成了电压参考电路和相关驱动电路。基于SMIC 0.18 μm CMOS工艺,在1.8 V电源电压和4 MS/s转换速率条件下,经后仿真得到ADC的信号噪声失真比SNDR为70.2 dB,功耗仅为0.9 mW,品质因素FOM为109 fJ/conversion-step。 相似文献
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设计了一种采用65 nm CMOS工艺的无源噪声整形SAR ADC电路。该电路在SAR ADC的基础上仅增加6个开关和2个电容,以实现噪声整形,整体电路结构简单,有效提高了SAR ADC精度。此外,实现了2倍的无源增益,增强了对比较器噪声的抑制作用。构建具有良好噪声抑制效果的噪声传递函数,避免使用残差采样模块和多路比较器。仿真结果表明,设计的10位噪声整形SAR ADC电路在33.3 MHz采样率、2.08 MHz带宽、1.2 V输入电压的情况下,有效位数达12.4位,功耗为459 μW。 相似文献
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基于XFAB工艺参数,设计了一种不受电容电压系数影响的高速高精度SAR ADC。在理论上定性分析了电容电压系数对高速高精度SAR ADC的影响,并使用Matlab进行定量分析。分析结果表明,1阶与2阶电容电压系数对ADC性能的影响具有不同的特点。针对1阶电容电压系数,使用改进的分裂电容结构进行消除;针对2阶电容电压系数,使用分段数字补偿来进行校正。校正完成以后,电容电压系数引起的非线性误差可以从±11.7 LSB降到±0.5 LSB以下,无杂散动态范围可以提高10 dB以上。 相似文献
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设计了一种12位1 MS/s单端结构的自校准逐次逼近型模数转换器(SAR ADC)。采用串联三段式7位校准DAC阵列结构来校准高6位误差电压,减小了面积,扩大了校准范围。将校准DAC的初始态接为中间态,简化了校准逻辑控制过程。采用“双寄存器”预判的方式,提高了回补校准码的效率。在电源电压为3.3 V、转换速率为1 MS/s的条件下,进行了仿真验证。结果表明,该SAR ADC校准后,SNDR从校准前的49.2 dB提升到71 dB,DNL、INL分别从校准前的-1 LSB /+21.250 LSB、-17.398 LSB /+10.152 LSB减小到-0.25 LSB /+0.5 LSB、-1.048 LSB /+0.792 LSB。 相似文献
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设计了一种10 bit 120 MS/s高速低功耗逐次逼近模数转换器(SAR ADC)。针对功耗占比最大的CDAC模块,基于电容分裂技术并结合C-2C结构,提出了一种输出共模保持不变的双电平高能效开关控制策略;在降低CDAC开关功耗的同时,摆脱了CDAC开关过程中对中间共模电平的依赖,使得该结构适用于低电压工艺。在速度提升方面,控制逻辑使用异步逻辑进行加速;比较器采用一种全动态高速结构,在保证精度的前提下其工作频率达到3 GHz; CDAC中插入冗余位,以降低高位电容对充电时间的要求。所设计的SAR ADC使用40 nm CMOS工艺实现,采用1.1 V低电压供电。在不同工艺角下进行性能仿真,结果显示,在120 MHz采样率下,有效位数为9.86 bit,无杂散动态范围为72 dB,功耗为2.1 mW,优值为18.9 fJ/(conv·step)。 相似文献
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针对逐次逼近寄存器型模数转换器(SAR ADC),提出了一种高能效的新型混合转换方案,将单调转换方式、拆分电容转换技术与一种新型电容转换方式相融合。在前三次比较周期内,新型混合转换方案SAR ADC的电容阵列不需要电源补充能量;在剩余的比较周期内使用单调转换方式,使转换能耗进一步降低。同时,新型混合转换方案在采用更少电容的情况下,获得与传统结构相同的转换精度。模型仿真结果表明,采用新型混合转换方案后,SAR ADC电容阵列的转换能耗较传统结构减少了99%。 相似文献
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逐次逼近型模数转换器(SAR ADC)中,数模转换器单元(DAC)是能耗和面积的主要来源之一。为了降低DAC的能耗和面积,提出了一种低开销电容开关时序,以此设计了DAC的结构,并进行逻辑实现。相比于传统型开关时序,该电容开关时序使得DAC的能耗降低了98.45%,面积减小了87.5%。基于该电容开关时序实现了一种12位SAR ADC。仿真结果表明,在1.2 V电源电压、100 kS/s采样速率的条件下,该ADC功耗为12.5 μW,有效位数为11.2位,无杂散动态范围为75.6 dB。 相似文献
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为缩短高速模数转换器(ADC)中高位(MSB)电容建立时间以及减小功耗,提出了一种基于分段式电容阵列的改进型逐次逼近型(SAR)ADC结构,通过翻转小电容阵列代替翻转大电容阵列以产生高位数字码,并利用180 nm CMOS工艺实现和验证了此ADC结构。该结构一方面可以缩短产生高位数码字过程中的转换时间,提高量化速度;另一方面其可以延长大电容的稳定时间,减小参考电压的负载。通过缩小比较器输入对管的面积以减小寄生电容带来的误差,提升高位数字码的准确度。同时,利用一次性校准技术减小比较器的失配电压。最终,采用180 nm CMOS工艺实现该10 bit SAR ADC,以验证该改进型结构。结果表明,在1.8 V电源电压、780μW功耗、有电路噪声和电容失配情况下,该改进型SAR ADC得到了58.0 dB的信噪失真比(SNDR)。 相似文献
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提出了一种可校正的12位C2C电容阵列混合结构逐次逼近型模数转换器(SAR ADC),其数模转换器(DAC)由低6位分裂式C2C DAC阵列与高6位二进制DAC阵列构成。提出的混合结构DAC既解决了中高精度二进制SAR ADC中总电容过大的问题,又避免了分段式二进制DAC分数值桥接电容无法与单位电容形成匹配的问题。该结构能显著降低整个ADC的动态功耗。此外,将高位终端电容和低2~6位量化电容拆分成相等的两个电容,引入冗余量,使得该ADC的电容权重可以被校准,降低了电容失配以及寄生电容的影响。最后,为了避免电容上极板复位信号因电容阵列容值大而导致的延时偏大问题,采用高6位DAC采样的方式,并在高6位DAC中引入单位电容大小的终端电容,弥补了参考电压区间不完整的缺陷。仿真结果显示,在1.5 V电压下,该ADC总体功耗仅为111.84 μW,ENOB为12.49位,SFDR为91.46 dB,SNDR为76.97 dB。 相似文献