用于12bit250MS/s流水线ADC的运算放大器设计

设计了一种应用于12 bit 250 MS/s采样频率的流水线模数转换器(ADC)的运算放大器电路.该电路采用全差分两级结构以达到足够的增益和信号摆幅;采用一种改进的频率米勒补偿方法实现次极点的“外推”,减小了第二级支路所需的电流,并达到了更大的单位增益带宽.该电路运用于一种12 bit 250 MS/s流水线ADC的各级余量增益放大器(MDAC),并采用0.18 μm 1P5M 1.8 V CMOS工艺实现.测试结果表明,该ADC电路在全速采样条件下对于20 MHz的输入信号得到的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,整个ADC电路的功耗为320 mW.     

一种用于流水线ADC的高增益高带宽放大器

介绍了一种适用于高速高精度流水线模数转换器(ADC)的放大器.该放大器使用了增益提升技术,具有高增益、高单位增益带宽的特点,能满足高速高精度ADC对放大器的性能要求.该放大器采用1.8 V 1P6M 0.18 μm CMOS工艺实现,仿真表明直流增益为100 dB,单位增益频率为1.2 GHz(负载电容1.5 pF),功耗16 mW.将该放大器用于10位100 MS/s转换速率的流水线ADC,测试结果表明该放大器性能达到设计要求.     

一种采用低阈值技术实现的高速模数转换器

在0.35 μm标准CMOS工艺下实现了一款采用低阈值技术的高速流水线模数转换器。该转换器包括采样保持电路、流水线ADC核、时钟电路和基准电路。相比于传统电路,该模数转换器中采样保持电路的放大器采用了低阈值设计技术。其优势在于,在特定工艺下,通过低阈值器件补偿放大器可实现高增益带宽,提高了模数转换器的速度。同时,设计了一种全新的保护电路,可有效保证电路的正常工作。采用一种独特的偏置电路设计技术,不仅能够优化跨导放大器的增益和带宽,还可以调节MOS器件工作状态。转换器采用4 bit+8×1.5 bit+3 bit的十级流水线架构,实现了14位精度的模数转换功能。在5 V电源100 MHz时钟下,仿真结果表明,SINAD为74.76 dB,SFDR为87.63 dBc,面积为5 mm×5 mm。     

一种采用双采样技术的高性能采样保持电路

介绍了一种高性能的采样保持电路。他采用双采样结构,使得在同样性能的运算放大器条件下,采样速率成倍提高,降低对运放的要求;使用补偿技术的两级运算放大器有较高增益和输出摆幅;采用栅压自举电路,消除开关导通电阻的非线性,减小电荷注入效应和时钟溃通。在SMIC 0.25μm标准工艺库下仿真,该采样保持电路可试用于高速高精度流水线ADC。     

用于14位1.25 GS/s ADC的跨导运算放大器

设计了一种用于14位1.25 GS/s 流水线ADC的全差分的跨导运算放大器(OTA)。采用带正反馈和增益自举电路的套筒式两级混合密勒补偿结构,并在传统密勒补偿结构基础上增加了带一组调零电阻的辅助密勒补偿结构。这两种补偿结构使得频率补偿更加灵活。对OTA的零极点进行理论分析和整体传递函数解析,再进行传递函数重构,进而实现了高增益、大带宽和高相位裕度。仿真结果表明,该OTA的增益带宽积大于17 GHz,开环增益大于94 dB。该OTA完全满足14位1.25 GS/s流水线ADC的性能要求。     

基于前馈gmf的共模反馈稳定性增强电路

基于0.13 μm CMOS工艺,提出并设计了一种应用于三级全差分运算放大器中的新型共模反馈电路。将具有密勒补偿结构的典型两级全差分结构和源随器结构作为三级运算放大器的放大级,通过在共模反馈电路中引入前馈通路,产生的两个零点提高运放的稳定性,解决了传统共模反馈电路中多个极点难以补偿的问题。仿真结果表明,在1.2 V电源电压下,共模下增益为70.4 dB,单位增益带宽为56 MHz,相位裕度为85.5°。相比于传统无前馈电路,新型共模反馈电路的单位增益带宽和相位裕度分别提高了8.2 MHz和17.4°。具有这种共模反馈结构的运算放大器可以实现较低的电源电压和较好的相位裕度。     

一种带增益提高技术的高增益CMOS运算放大器的设计

给出了一种用在高速高精度流水线型模数转换器中的具有高增益和高单位增益频率的全差动CMOS运算放大器的设计,电路结构主要采用折叠式共源共栅结构,并采用增益提高技术提高放大器的增益。共模反馈电路由开关电容共模反馈电路实现。模拟结果显示,其开环直流增益可达到106 dB,在负载电容为2 pF时单位增益频率达到了167 MHz,满足了对模数转换器的高速度和高精度的要求。     

流水线模数转换器研究现状

基于运算放大器(OTA)的开关电容技术是目前流水线模数转换器(ADC)的主要实现方式.由于该技术需要使用高增益宽带宽OTA来保证电路的速度和精度,基于该技术的流水线ADC难以在纳米级CMOS工艺条件下实现并且功耗限制日益突出.文章首先介绍了流水线ADC的基本原理,其次介绍了基于OTA的开关电容实现技术及其在纳米级CMO...     

用于14位210 MS/s电荷域ADC的4.5位子级电路

该文提出了一种用于高速高精度电荷域流水线模数转换器(ADC)的电荷域4.5位前端子级电路。该4.5位子级电路使用增强型电荷传输(BCT)电路替代传统开关电容技术流水线ADC中的高增益带宽积运放来实现电荷信号传输和余量处理,从而实现超低功耗。所提4.5位子级电路被运用于一款14位210 MS/s电荷域ADC中作为前端第1级子级电路,并在1P6M 0.18 μm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS, ADC内核面积为3.2 mm2,功耗仅为205 mW。     

一种流水线ADC级间增益非线性误差的数字域补偿方法

基于流水线ADC(模数转换器)结构中级间残差放大器的增益压缩特性,合理地将其建模为奇数次幂级数形式,详细描述并分析确定了它产生的非线性失真对ADC性能的影响方式与权重.针对性地提出了数字域反向抵消方案,通过引入数字伪随机序列的方式,利用二阶统计互相关的信息自适应地辨识与逼近实际模型系数,并采用此估计值在后台实现级间增益非线性补偿过程.对14位三级流水线ADC进行系统模拟,当前两级量化精度为5位,且两级残差放大器的输出峰值点的相对增益压缩率均为5%时,经过补偿后,SFDR(无杂散失真动态范围)和SNDR(信噪失真比)指标分别从67.84dB、51.26dB提高到94.16dB、72.97dB.该方法为高精度流水线ADC的设计提供了可供参考的结论和技术解决方案.