基于导航系统的低功耗全集成频率综合器设计

针对双模卫星导航接收系统对集成度、功耗和面积的需求,研究了频率综合器的电路结构和频率规划,分析了频率综合器环路的参数设计,实现了片上集成环路滤波器,版图采用MIM和MOS电容堆叠的方式节省了面积,电容电阻采用了加权的方式,使环路带宽可调.采用高速TSPC结构的D触发器构成双模预分频器,降低了整体电路的功耗.利用基于0.18 μmRF CMOS工艺实现了低功耗全集成的频率综合器,芯片面积0.88 mm2,功耗18.5 mW,相位噪声-94 dBc/Hz@100 kHz,杂散-68 dBc.测试结果证明了该电路系统参数设计和结构改进是合理和有效的,各参数性能满足系统要求.     

锁相频率合成式立体声调频器的分析与设计

锁相频率合成法调频技术不仅解决了普通调频器载频稳定度与调频性能之间的矛盾,而且具有许多独特的优点.本文分析了锁相频率合成式立体声调频器的工作原理,给出了环路参数及其部件的设计原则,并列出了一些主要测试结果.     

应用于5GHz WLAN的单片CMOS频率综合器

采用中芯国际(SMIC)的0.18μm混合信号与射频1P6MCMOS工艺实现了WLAN802.11a收发机的锁相环型频率综合器,它集成了压控振荡器、双模预分频器、鉴频鉴相器、电荷泵、各种数字计数器、数字寄存器和控制等电路。基于环路的线性模型,对环路参数的优化设计及环路性能进行了深入的讨论。流片后测试结果表明,该频率综合器的锁定范围为4096～4288MHz,在振荡频率为4.154GHz时,偏离中心频率1MHz处的相位噪声可以达到-117dBc/Hz,输出功率约为-3dBm。芯片面积为0.675mm×0.700mm。采用1.8V的电源供电,核心电路功耗约为24mW。     

集成化激光多普勒测速频率跟踪仪

介绍了集成化激光多普勒测速频率跟踪仪的工作原理及性能,讨论了环路设计及调试过程中的重要参数和测试结果。     

基于最大似然估计的高动态GPS载波跟踪环

 基于最大似然估计提出了一种全新设计的GPS载波跟踪环结构,并将该环路应用于高动态、低信噪比条件下的GPS载波频率跟踪. 文中给出了环路的设计细节,并详细讨论了环路中各模块的功能及模块之间的参数传递. 利用具有典型高动态参数的GPS载波信号对环路的跟踪性能进行了测试. 测试结果表明,与普通GPS接收机的载波跟踪环相比,该环路对高动态环境下的失锁门限和门限附近的频率跟踪精度均有显著改善.     

CMOS集成频率综合器的稳定性补偿

通过分析频率综合器的完整三阶闭环s域模型,同时采用根轨迹分析技术,定量分析了工艺、电压和温度引起的环路参数变化对频率综合器稳定性的影响,并提出变化裕量的概念来进行稳定性分析和参数设计.为了获得更加稳定的系统,在电荷泵中设计了结构简单的电流单元用于补偿额外的参数变化,并采用线性压控增益的VCO来减小参数的变化.最后设计了一个分辨率为250kHz,频率范围为1～1.05GHz的集成频率综合器来验证上述的分析和设计方法.     

宽带数传设备400MHz步进频率合成器设计

介绍了集成锁相环芯片PE3236的工作特性，阐述了400MHz步进频率综合器的设计，着重对锁相环路的噪声产生及环路滤波器参数进行分析计算，给出了测试结果。     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.     

C波段小型化低相噪全相参频率综合器

提出了一种小型低相噪、低杂散的C波段全相参频率综合器设计方案。基带信号由DDS芯片产生,通过对环路滤波器和电路印制板的优化设计改善相噪和杂散性能,并与PLL输出的C波段点频信号进行上变频,得到所需信号。介绍了实现原理、相位噪声模型及设计方法。测试结果表明,在7.8GHz处,频综相位噪声≤-103dBc/Hz@100kHz,杂波抑制≤-61dBc。